2014 Fiscal Year Research-status Report
CPU/GPU混在環境におけるタイルLU分解アルゴリズムの実行時自動チューニング
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26400197
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| Research Institution | University of Yamanashi |
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Principal Investigator |
鈴木 智博 山梨大学, 総合研究部, 准教授 (70235977)
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2014-04-01 – 2017-03-31
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| Keywords | タイルアルゴリズム / タイルサイズチューニング / CPU-GPU実装 / LU分解 / ピボット選択 / ハイパフォーマンスコンピューティング |
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| Outline of Annual Research Achievements |
本研究は、並列性の高い行列分解アルゴリズムであるタイルアルゴリズムをCPUとGPUからなる環境上に効率的に実装し、大規模密行列のLU分解を高速化することを目的とする。
平成26年度は(1)「行列のデータ構造の検討」、(2)「性能モデル構築」、(3)「ピボット選択」について検討を行った。(1)について、実行時タイルサイズ変更を想定した実装において、他の処理とオーバーラップさせることで十分に短い時間でタイルサイズの変更が行えることを確認した。(2)について、小プログラム単体の実行時間から全体の実行時間の性能モデルを構築する予定であったが、小プログラムのスケジューリングは実行毎に異なる動的なものであるため適切なモデル化を行えなかった。そのため、別のアプローチを検討している。(3)について、実験によりタイル内のみでピボット選択を行う方式では、タイルサイズを大きくしないと十分な計算精度が確保できないことが分かり、これは実行速度の意味で最適なタイルサイズとは大きく異なるため、精度、速度両面で効果的なピボット選択法が必要であることを確認した。この他、縦長行列向けの行列分解アルゴリズムの高並列化の検討とこれらのスーパーコンピュータへの実装、CPU-GPU環境における効率的なタスク分散方法の検討とを行った。
平成26年度は、６件の口頭発表を行い、平成27年度の査読付き国際会議の採録が決定している。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
「性能モデルの構築」について、検討の結果、方針を一部修正した。小プログラム単体の実行時間から作成した性能モデルは、実際のプログラムの振る舞いとの乖離が大きかった。そのため、広範囲のパラメータサーチを行い、小プログラムの性能モデルによらないタイルサイズチューニング方法を考察している。
これまでに、タイルサイズとスレッド数の定性的関係を把握し、タイルサイズチューニングのための新たな指標を導入した。
これ以外の計画は、研究実績の概要に示したとおり、順調に進展している。
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| Strategy for Future Research Activity |
当初の平成27年度研究計画は(1)「性能モデル構築」、(2)「チューニング機構」、(3)「ピボット選択、評価」について実施するものであった。
このうち(1)については、計画を変更し、パラメータサーチの結果からいくつかの条件における最適値を予測する手法を検討する。また、タイルサイズチューニングのための新たな指標の有効性の評価を行う。さらに、通信が性能に関して重要な要因となる複数ノード環境、CPU-GPU環境でのパラメータサーチを行う。
(2)、(3)については計画通りとする。(2)では(1)の予測値からタイルサイズを適応的に変更する方法を検討する。特に、CPUとGPUで最適なタイルサイズが異なることが予想されるので、それに対応する手法を検討する。(3)について、複数のピボット選択方法の検討、評価を行う。
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| Causes of Carryover |
物品費について、購入物品の見積り合せの結果、交付申請書作成時の見積り価格よりも安価に機器が購入できたたため、次年度使用額が発生した。
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| Expenditure Plan for Carryover Budget |
現在発表が確定している国際会議のための旅費が高額となるため、次年度使用額はすべて次年度の旅費に上乗せする。
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