ＳＥＴ耐性強化カスケード電圧スイッチ論理回路組み込み宇宙用ＬＳＩの開発研究

2014 Fiscal Year Research-status Report

• Project/Area Number: 26420324
• Research Institution: Shizuoka Institute of Science and Technology
• Principal Investigator: 波多野 裕 静岡理工科大学, 理工学部, 教授 (80238013)
• Project Period (FY): 2014-04-01 – 2018-03-31
• Keywords: ＣＶＳＬ / 変換アルゴリズム / ＳＥＴシミュレーション

Outline of Annual Research Achievements

宇宙用耐放射線システムＬＳＩの実現を目指して、２６年度は主に、カスケード電圧スイッチ論理（ＣＶＳＬ）回路を中心に、２重ラッチ回路などの多重系冗長回路へのディジタル要素回路の変換アルゴリズムの研究を進めた。また、これらの宇宙用ＬＳＩ回路への導入手法の確立と実用的ＳＥＴシミュレーション技術の研究を行った。
スタティック形ＣＶＳＬ回路は従来のＣＭＯＳ回路と比較して２桁以上ＳＥＴ耐性が優れていることを、研究代表者の研究室で明らかにしたが、このスタティック形ＣＶＳＬ回路の、ロジック回路、マイクロプロセッサ回路などの機能回路への組み込みを検討するため、これらのＣＶＳＬへの変換アルゴリズムの確立とＳＥＴ耐性強化の研究を行った。
同様に、クロック形ＣＶＳＬ回路は従来のＣＭＯＳ回路と比較して１桁以上ＳＥＴ耐性が優れていることを、研究代表者の研究室で明らかにしたが、このクロック形ＣＶＳＬ回路の、ロジック回路、マイクロプロセッサ回路などの機能回路への組み込みを検討するため、これらのＣＶＳＬへの変換アルゴリズムの確立とＳＥＴ耐性強化の研究を行った。
更に、0.18ミクロンＣＭＯＳプロセスにおけるＳＥＴ効果誘起光電流に起因する回路誤動作のシミュレーション技術の高精度化を検討した。限定的に適応されてきたＳＥＴ効果のシミュレーション技術に関して、論理1 への誤動作、論理0 への誤動作、複数の荷電粒子による誤動作など、宇宙空間において実際に起きる種々の回路誤動作を対象に、検証できる範囲の拡大を検討した。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

ディジタル要素回路の変換アルゴリズムの検討のため、0.18ミクロンＣＭＯＳプロセスを用いて、基本論理ゲート群を、スタティック形ＣＶＳＬ回路とクロック形ＣＶＳＬ回路
により、設計試作した。

Strategy for Future Research Activity

２６年度までに検討したＳＥＴシミュレーション技術を、ＣＶＳＬ回路、マイクロプロセッサ回路、メモリ回路、ロジック回路などに適用してその有効性を検証する。更に、組み合わせ論理回路、インバータ・チェーン回路、基本順序論理回路などへのＳＥＴ効果をシミュレーションに基づいて検討して、これらの基本論理回路から構成される宇宙用ＬＳＩのＳＥＴ耐性強化について、１）シングル・イベント・パルスの伝搬に伴うパルス幅拡大過程観測、２）ＳＥＴパルスのウェル・コンタクト面積依存性、３）ＳＥＴパルスのウェル・コンタクト距離依存性、４）トランジスタ寸法の最適化、などを通して明らかにする。

Causes of Carryover

２６年度に設計したＣＭＯＳチップの試作費、約５６万円分が２７年度に発生するためである。

Expenditure Plan for Carryover Budget

繰り越し分約４６万円と２７年度予算約１０万円を、２６年度設計ＣＭＯＳ試作費約５６万円に充当する予定である。