ＳＥＴ耐性強化カスケード電圧スイッチ論理回路組み込み宇宙用ＬＳＩの開発研究

2015 Fiscal Year Research-status Report

• Project/Area Number: 26420324
• Research Institution: Shizuoka Institute of Science and Technology
• Principal Investigator: 波多野 裕 静岡理工科大学, 理工学部, 教授 (80238013)
• Project Period (FY): 2014-04-01 – 2018-03-31
• Keywords: ＣＶＳＬ / 変換アルゴリズム / ＳＥＴシミュレーション / ＣＭＯＳ / トランジスタ寸法最適化

Outline of Annual Research Achievements

宇宙空間の荷電粒子によるシングル・イベント・トランジェント（ＳＥＴ）効果に起因する回路の誤動作に対する耐性を強化した耐放射線性システムＬＳＩの実現を可能にする回路設計技術を確立するため、２７年度は主に、カスケード電圧スイッチ論理（ＣＶＳＬ）への機能回路の変換アルゴリズムの検討と回路を構成しているトランジスタの設計寸法最適化の検討を、0.18ミクロンＣＭＯＳプロセスによるチップの設計試作により行った。
前年度の結果を踏まえて、本年度も前年度の検討を継続して、スタティック形ＣＶＳＬ回路の基本論理ゲートを設計試作して、機能回路への変換アルゴリズムに関する検討を行った。更に、基本論理ゲートに加えて、演算回路の中枢である、半加算回路と全加算回路について、回路を構成するトランジスタ寸法の最適化を、0.18ミクロンＣＭＯＳプロセスで検討した。その結果、スタティック形ＣＶＳＬ回路は、宇宙用として十分なＳＥＴ耐性を備えていることが確認できた。
同様に、クロック形ＣＶＳＬ回路の基本論理ゲートを設計試作して、機能回路への変換アルゴリズムに関する検討を行った。更に、基本論理ゲートに加えて、演算回路の中枢である、半加算回路と全加算回路について、回路を構成するトランジスタ寸法の最適化を、0.18ミクロンＣＭＯＳプロセスで検討した。その結果、クロック形ＣＶＳＬ回路の宇宙用としての検討課題を明らかにすることができた。
更に、ＣＭＯＳ半加算回路とＣＭＯＳ全加算回路を設計試作して、回路を構成するトランジスタ寸法の最適化を、0.18ミクロンＣＭＯＳプロセスで検討した。その結果、回路を構成するトランジスタ寸法の最適化により、宇宙用としてのＳＥＴ耐性を備えたＣＭＯＳ回路を実現できる可能性を確認することができた。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

スタティック形ＣＶＳＬ回路で宇宙用ＳＥＴ耐性レベルを確認できた。ＣＭＯＳ回路のトランジスタ寸法最適化で宇宙用ＳＥＴ耐性レベル達成の可能性を示した。クロック形ＣＶＳＬ回路でＳＥＴ耐性向上のための課題を明らかにできた。

Strategy for Future Research Activity

今年度の「ＳＥＴ耐性強化回路の研究」の結果を踏まえて、来年度も今年度の検討を（チップ試作を含めて）継続して、カスケード電圧スイッチ論理（ＣＶＳＬ）回路を導入したチップのＳＥＴ耐性に関するデータの蓄積を行う。
同時に、２７年度までに試作したスタティック形ＣＶＳＬ回路或いはクロック形ＣＶＳＬ回路を組み込んだロジック回路、演算回路などの機能回路に対する実験を、試作チップを用いて行う。
更に、ＣＶＳＬと組み合わせて、ＣＭＯＳ回路のＳＥＴ耐性強化について検討を行う。

Causes of Carryover

27年度に設計したＣＭＯＳチップの試作費が28年度に発生するためである。

Expenditure Plan for Carryover Budget

繰り越し分と28年度予算50万円を、27年度設計ＣＭＯＳ回路試作費に充当する予定である。