2014 Fiscal Year Research-status Report
ネットワーク監視システムにおける監視情報ラッピング回路の研究
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26420364
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| Research Institution | The University of Shiga Prefecture |
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Principal Investigator |
岸根 桂路 滋賀県立大学, 工学部, 准教授 (20512776)
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| Project Period (FY) |
2014-04-01 – 2017-03-31
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| Keywords | ネットワーク / フレーム信号 / 伝送 / 変調 / ラベリング / 回路 / 高速 / 高分解能 |
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| Outline of Annual Research Achievements |
超高速光通信システムの信号処理装置への極微細化されたデバイスLSIの適用が進んでいる． 通信システムにおいて,安定した通信品質を維持するためには，信号品質の監視・管理が不可欠である。これに対し，伝送フレーム構成・データを改変することなく通信ノード間でシステム監視・管理情報の送受信を実現するため，26年度はラッピング回路による①変調フレーム信号生成と高周波検波システムによる基本復調動作の検証，②受信回路における分解能向上にむけ，65nmデバイスによる送・受信IC実現時の特性をシミュレーションで検証した。①に対しては，ディスクリート部品である高周波EXOR-ICモジュールと高周波遅延モジュールにより遅延検波回路を構成し，10Gb/s-変調フレーム信号を入力した場合の復調特性の検証を実施した。フレーム信号のビットレートを固定した場合，ビットレートが9Gb/s-10.5Gb/sまで, 遅延検波回路の線形出力動作が可能であることを確認した。これは，変調速度を高速にすれば，広範囲で検波可能なことを示している。また，受信部の1チャネルあたりの分解能は，20～30mV程度であることが明らかとなった。次に，変調フレーム信号を生成・送信し，遅延検波回路で復調させた場合の検証では， 3チャネル程度の識別特性が確認された。識別可能なチャネル数は，主に送信部の変調特性に依存し，変調度を上昇させることで，更なる多チャンネル化が可能である。②に対しては，65nm-CMOSデバイスによる送・受信IC実現時の特性を回路シミュレーションで検証した。商用シミュレータHSPICEにより回路シミュレーションを実施し，動作特性を評価した。復調特性を向上させるために，回路の過渡特性を応用し，さらにEXOR回路に加えてAND回路を用いた新規回路を考案し，従来回路と動作特性を比較した。シミュレーションにより，新規回路構成により，分解能が10倍程度向上することが確認できた。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
①実機での検証
ラッピング回路であるDFF回路モジュールの入力クロック信号としてキャリア周波数10GHzの信号を使用し，出力変調フレーム信号を遅延検波回路に入力し，復調特性を検証した。ラッピング回路における変調フレーム信号生成において，数100MHz程度の変調特性を確認し，DFF回路が変調信号発生装置として使用可能なことを実機で確認できた。しかしながら，DFFモジュールの動作速度限界近辺での使用であったため，変調以外の要因による波形歪も観測された。これにより，使用するDFFに対し，所望周波数の1.5倍程度の高周波特性が必要であることが明らかとなった。さらに受信部の遅延検波回路においては，遅延モジュールとEXOR-ICモジュール，ローパスフィルタの組合せによる受信システムのプロトタイプを構築し，基本特性の評価・検証を行った。基本動作の検証として9Gb/s-10.5Gb/sまでのデータ信号を受信部の遅延検波回路に入力し，出力DC信号が入力データ信号のビットレートに比例して変化する特性が観測できた。一方，変調フレーム信号を入力した場合には，変調フレーム信号の変調可能周波数範囲が100MHz程度の場合，最大3チャネル程度が復調可能限界であることが明らかとなった。これは，遅延検波回路の出力変動幅が100mV程度であり，1チャネルあたりの分解能が30mV程度であることと整合がとれる。また，ICで実現時に必要とされるバッファ回路，同期回路の特性を，所有する65tnmCMOS実デバイスで評価し，ラベリング信号の送受信回路に利用可能なことが明らかとなった。
②65nmデバイスによる送・受信IC実現時の特性検証
さらに，回路の過渡応答特性の利用した新規検波回路を提案し，65nm-CMOSデバイスパラメータを用いて遅延検波特性を回路シミュレーションで検証した。結果として，従来方式の10倍程度の線形性が確認され，更なる分解能向上のために回路的アプローチが有効であることが明らかとなった。
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| Strategy for Future Research Activity |
65nm-CMOSデバイスパラメータによるラッピング送受信回路を設計する。回路シミュレーションレベルの検討では，実回路の寄生抵抗・容量の影響を見積もることが困難であることから，レイアウト設計まで実施する。回路設計においては，回路シミュレーションで動作特性の検証を実施する。変調信号生成部であるラッピング回路においては，10MHz外部リファレンスクロック信号を10GHzまで逓倍するシンセサイザ回路と入力データ信号を変調クロック信号で識別する識別回路を設計する。ここで，識別回路は，DFF回路単体のものとハーフレートで動作する識別回路を設計し，位相余裕の観点から優位性をシミュレーションで比較・検証する。さらにシンセサイザは26年度に検証したPLL回路の設計データを活用し，研究の加速を推進する。特に，リファレンスクロック信号10MH対し変調を実施するが，過度の変調周波数はシンセサイザの同期はずれを発生させるため，その限界を明確にする。また，各種回路のレイアウト設計により，寄生容量，抵抗を抽出し，それら影響による動作性能の劣化度合いを見積もり，現実システムでの性能限界を明らかとする。また，受信部遅延検波回路において，既存EXORを用いた場合のフィルタ構成の影響を回路シミュレーションで明らかにするとともに，26年度検討した新規回路構成のレイアウト設計まで実施し，送信部と同様に生容量，抵抗を抽出し，それらによる動作性能の劣化を明確にする。
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| Causes of Carryover |
26年度において，個別部品によるシステム検証を実施した。追加検証により，集積回路装置を設計する際の設計制度を上げることが必要となり，その検証をもとに集積回路を設計し，その仕様に準ずる装置購入を実施するため
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| Expenditure Plan for Carryover Budget |
1.設備備品費：理論・シミュレーション検討で得た結果の検証を実施するために、65nmトラジスタデザインキット・モデルパラメータを基にしたフレーム信号送受信装置の開発を実施する(TSMC 65nm:250万円)。さらに、現行プロトタイプシステムにおいて，より精密な測定を実施するために、高速AD高速変換回路と論理回路モジュールを組み込む（アナログデバイセズ，50万円）。 2.国内旅費：NTT厚木通信研究所において研究打合せを3回実施する（3万円×3回）。 3.国外旅費：国際会議で26年度の成果を発表する（ISOCC 20万円×1回）。
4.要素回路に関する評価結果と解析に関する論文投稿を行う（IEICE 8万円）。
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