2015 Fiscal Year Research-status Report
ネットワーク監視システムにおける監視情報ラッピング回路の研究
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26420364
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| Research Institution | The University of Shiga Prefecture |
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Principal Investigator |
岸根 桂路 滋賀県立大学, 工学部, 教授 (20512776)
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2014-04-01 – 2017-03-31
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| Keywords | ネットワーク / フレーム信号 / 伝送 / 変調 / ラベリング / 回路 / 高速 / 高分解能 |
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| Outline of Annual Research Achievements |
超高速光通信システムの送受信部における光フロントエンド回路への極微細CMOSの適用が進んでいる。安定した通信品質を維持するためには，信号品質の監視・管理が不可欠である。これに対して，伝送フレーム構成・データを改変することなく通信ノード間でシステム監視・管理情報の送受信システムを本研究では提案している。27年度は，ラッピング回路で生成されたフレーム信号を変調信号に基づき受信部送出チャネルを切り替えるシステムの実証実験を実施した。また受信部において，遅延検波回路のさらなる高性能化の検討を実施した。具体的には，①10Gb/s-高速変調フレーム信号送受信装置の構築と受信部送出フレーム信号の出力チャネル（経路）切り替えシステムの実証実験，②AND型遅延検波回路のさらなる小型化回路の考案とシミュレーションによる検証，③統計学の評価関数を導入し，遅延検波回路の復調性能検証精度向上を検討した。①に関しては，パルスパターンジェネレータとファンクションジェネレータを組み合わせて10Gb/s高速変調信号送信システムを構築するともに，受信部をEXOR型とEXOR-AND併用型遅延検波回路等ディスクリート部品で構成し，検出した変調信号をFPGAボードでチャネル切り替え信号として処理するシステムを実現した。この送受信システムで10Gb/s-変調フレーム信号の出力チャネルを切り替える実証実験を行い，変調信号に応じた3チャネルの自動切換えに成功した。②に関しては，これまで検討してきたEXOR-AND併用型受信回路において，新規回路構成の採用により，従来構成の検波性能を維持しながら，回路規模（点数）の縮小と低消費電力化可能なことを65nm-CMOSデバイスによる回路シミュレーションで確認できた。③に関しては，統計学における線形性評価関数を用い，遅延検波回路出力信号の線形特性を評価することにより，回路構成・バイアス条件の違いが復調特性に与える影響を明確化した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
①10Gb/s-高速変調フレーム信号用チャネル切り替えシステムの実証実験
DFF波形回路の使用による波形歪の発生を回避するために，昨年度の変調信号生成部を再構築した。今年度の変調信号生成部（送信部）においては，パルスパターンジェネレータの外部リファレンスクロック入力モードを利用し，高速変調フレーム信号の生成・送信動作を実現した。受信部においては， EXOR型回路と2 EXOR-AND併用型遅延検波回路の2種の回路の検波動作を検証した。さらに，検波信号をFPGAボードで高速信号処理することにより，受信部の出力チャネル切り替え制御信号を生成し，フレーム信号の出力経路（チャネル）切り替え動作を確認した。検波回路出力は，入力信号±30Mb/sの変調に対し，約200mVの検波出力電位の変化が観測された。この200mVに対し，140mV以下，140－190mV, 190mV以上を3閾値とし，AD変換回路とFPGAボードをもちいて，チャネル切り替え制御信号生成している。この制御信号を用いて，出力チャネルが変調信号に応じて自動に切り替えられることを実証した。
②,③ 小型・低商品出力遅延検波回路の提案と評価関数による評価
これまで検討してきたEXORとANDを併用した受信回路において，EXOR2個で実現していた機能ブロックをANDで置き換えることにより，遅延検波動作特性は同一で，回路規模と消費電力の削減可能な回路を考案した。65nm-CMOSデバイスによる回路シミュレーションで検波動作を確認し，同一動作時の小型化と低電力設計が可能なことを示した。また，遅延検波回路出力信号の線形特性を詳細に評価するにあたり，統計学における評価関数を導入し，遅延検波回路の線形出力特性がより明確に評価できることが明確となった。本手法の適用により，回路構成・バイアス条件の違いによる線形特性依存が定量的に評価・比較可能となり，最適な回路定数とバイアス値設計手法を構築できた。
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| Strategy for Future Research Activity |
前年度設計した65nm-CMOSデバイスパラメータによる小型送受信回路の実特性を検証・評価する。変調信号生成部であるラッピング回路においては，10MHz外部リファレンスクロック信号をハーフレートの5GHzまで逓倍するシンセサイザ回路と入力データ信号を変調クロック信号で識別する識別回路が混載された1-chip ICを評価し，その優位性を検証する。逓倍回路が大規模になるために，雑音リークにより他のアナログ回路への影響を考慮した設計が重要になると考えられる。したがって，寄生抵抗・容量・インダクタの影響の詳細解析もすすめる。また，前年度に設計した小型・低商品出力遅延検波回路を用いたシステムを構築し，遅延検波特性の実検証を行う。さらに，前年度作成したエンファシス機能付EXOR-ICと前年度に設計した小型・低商品出力遅延検波回路を組み合わせ，エンファシス機能による検波特性の向上とデメリットを明確にするとともに，検波可能な変調周波数範囲を評価し，実システムにおけるチャネル数限界を見極める。さらに，将来のさらなる高速化がすすみ，25GHz以上で動作システムへの適用も視野にいれ，25Gb/s以上の高速同期回路を設計試作し，評価・検証によりラッピング回路への適用可能性を明確化する。
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| Causes of Carryover |
27年度において，個別部品と手持ちのICによる検証を実施し,追加検証が必須となった。追加検証をすすめるにあたり，集積回路装置を設計する際の設計精度向上が必須となり，その検証をもとに集積回路を設計し，その仕様に準拠する装置購入を実施するため。
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| Expenditure Plan for Carryover Budget |
①設備備品費：設計した回路の動作を実施するために、65nmトラジスタデザインキット・モデルパラメータを基にした超高速フレーム信号送受信装置の開発を実施する(TSMC 65nm:250万円)。さらに、現行プロトタイプシステムにおいて，より精密な測定を実施するために、高速DA変換回路と回路モジュールの組み合わせシステムを作成する（アナログデバイセス 50万円）②国内旅費：NTT厚木通信研究所において研究打合せを3回実施する（3万円×3回）。③国外旅費：国際会議で27年度の成果を発表する（ISOCC 30万円×1回）。4.要素回路に関する評価結果と解析に関する論文投稿を行う（IEICE 8万円）。
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