2016 Fiscal Year Research-status Report
ネットワーク監視システムにおける監視情報ラッピング回路の研究
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26420364
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| Research Institution | The University of Shiga Prefecture |
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Principal Investigator |
岸根 桂路 滋賀県立大学, 工学部, 教授 (20512776)
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| Project Period (FY) |
2014-04-01 – 2018-03-31
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| Keywords | ネットワーク / フレーム信号 / 伝送 / 変調 / ラベリング / 回路 / 高速 / 線形性 |
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| Outline of Annual Research Achievements |
光通信システムにおける大容量データの送受信において安定した通信品質を提供するためには，伝送信号品質の監視・管理が不可欠である。これに対して，伝送フレーム構成・データを改変することなく通信ノード間でシステム監視・管理情報の送受信システムを本研究では提案している。28年度は，ラッピング回路を用いてラベリング信号を重畳した変調フレーム信号に対し，受信部において，要素回路である遅延検波回路のさらなる高性能化の検討を，検波回路構成と信号処理の観点から実施した。具体的には，①10Gb/s変調フレーム送信信号の受信において，超高速EXOR-AND型検波回路構成の適用による受信システムの小型化実現とその検波特性に関する検証，②プリエンファシス信号処理を応用し，高周波成分の補償動作を可能とするEXOR型遅延検波回路による，高線形性復調特性の実現，③組込み系FPGAボードによる送信部信号処理回路の実現，④25Gb/s超低電力クロックデータ同期回路(CDR)の設計・試作・評価，を検討した。①に関しては，市販の超高速AND回路モジュールと他のディスクリー部品を用いて，受信部システムの小型化を実施し，小型・低電力かつ高感度性能が維持できる受信システムを実現した。②に関しては，プリエンファシス機能つきEXOR型遅延検波回路を65nm-CMOSデバイスで設計・試作・評価し，出力信号の線形特性が向上することを実証した。③に関しては，市販組み込み系FPFGAボードの動作可能な速度領域において，ボード内に提案構成のアナログデジタル混載PLL（Phase Locked Loop）を実装し，提案構成の有効性を実証した。④に関しては， 25Gb/sのデータ信号から25GHzクロック信号と25Gb/sデータを再生出力する回路を設計・試作・評価し，従来の1/30の消費電力動作可能なことを示した。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
①超高速EXOR-AND型検波回路構成よる受信システム小型化：超高速AND回路と超高速EXOR回路をそれぞれ1個使用することで，27年度に動作検証した受信回路の高速・高感度特性を維持しながら，小型・低電力で復調動作可能な構成が実現可能なことを理論解析と実証実験で確認した。部品点数が，前年度開発の2/3，消費電力も約30％減で動作可能なことを示した。
②プリエンファシス信号処理による高周波成分補償動作付きEXOR型遅延検波回路の提案と実証実験：リエンファシス回路を応用したEXOR型の遅延検波回路構成を提案・設計・評価した。EXOR回路とローパスフィルタ間にプリエンファシス回路を挿入することで，EXORの動作帯域が拡大し，ローパスフィルタ出力の線形性が向上することを回路シミュレーションと小信号等価回路解析で確認するとともに，65nm-CMOSで提案回路を設計・試作・評価した。評価の結果，決定係数において10％の向上が実証実験で確認でき，提案構成の優位性が明らかとなった。
③組込み系FPGAボードによる送信部信号処理回路の実現を検討した。：市販の組み込み系FPGAボードを使用し，フレーム信号の位相偏移量をデジタル制御する回路を作成し，変調フレーム送信信号の変調特性を確認した。ボード上で構築したPLL回路のループ切替タイミングをデジタル制御することにより，ラベリング信号に応じた変調フレームが生成可能なことを実証し，送信部の相当部分をデジタル信号処理で実現可能なことを示した。
④25Gb/s低電力クロックデータ同期回路(CDR)の設計・試作・評価：25Gb/sのデータ信号から25GHzクロック信号と25Gb/sデータを再生出力する回路を設計・試作・評価し，従来の1/30の消費電力動作可能なことを実証し，25Gb/s以上の速度でラッピング回路の実現可能性を示した。
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| Strategy for Future Research Activity |
変調フレーム送信信号回路の高速・小型回路の高性能化を実施する。これまでに開発した変調フレーム送信信号回路において，10MHzリファレンス信号を逓倍動作により5GHzの信号を生成させていたが，回路内PLLの分周回路が複雑となり，雑音等による信号のゆらぎが誤動作につながる可能性があることが判明した。29年度は，分周数を1/200から1/256あるいは1/128のように1/2n(n：整数）となるよう設計し，リファレンス信号周波数もそれに応じて変更した回路の検証を実施する。さらに，28年度に評価した25Gb/sの同期回路の安定動作実現には同期回路への信号入出力を実施するインタフェース回路の検証が必須となることから，65nm-CMOSデバイスパラメータを用いてインタフェース回路を設計・検証し，低電力安定動作の限界を見極める。
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| Causes of Carryover |
28年度において，受信側システムに関し，新規回路構成を考案し，65nm-CMOSデバイスによる装置構築を実施した。評価の結果，復調信号線形特性の向上といった当初の予想を上回る性能の確認した。送信部の安定動作回路設計手法の確立とラッピング回路のさらなる高速化にむけ集積回路装置による追加検証が必須となった。追加検証をすすめるにあたり，動作精度の高い集積回路装置が必要であり，その仕様に準拠する装置購入を実施するため。
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| Expenditure Plan for Carryover Budget |
①設備備品費：設計した回路の動作を実施するために、65nmトラジスタデザインキット・モデルパラメータを基にした超高速フレーム信号送信装置の開発を実施する(TSMC 65nm:125万円)，②送信システムの伝送特性の詳細評価（評価用プローブ購入:20万円）を実施し，研究の完成度向上を追求するとともに，外部発表（費用:20万円）を実施する。
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