2015 Fiscal Year Research-status Report
ニアスレッショルド電圧動作に適したオンチップメモリの研究
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26540021
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| Research Institution | Kyoto University |
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Principal Investigator |
石原 亨 京都大学, 情報学研究科, 准教授 (30323471)
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| Project Period (FY) |
2014-04-01 – 2017-03-31
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| Keywords | 電子デバイス・機器 / 低消費電力・高エネルギー密度 / エネルギー効率化 |
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| Outline of Annual Research Achievements |
平成27年度は下記の４つの課題に取り組んだ。これらの課題遂行のために東京大学大規模集積システム設計教育研究センターを経由して28nm FD-SOIプロセステクノロジと65nm SOTBプロセステクノロジおよび設計ＣＡＤツールを利用した。
１）組み合わせ論理素子に匹敵する最低動作電圧を達成するメモリ回路を設計し、プロセッサのオンチップキャッシュメモリとして実チップに搭載した。前年度に構築した最低動作電圧の評価環境を用いて、様々なＤラッチ回路のトポロジとゲートサイズを探索し、十分な歩留まりを達成した上で高速に極低電圧動作するメモリ回路を設計した。65nm SOTBプロセステクノロジで試作したオンチップメモリは0.35V～1.2Vまでの広い電源電圧動作範囲で安定して正常に動作することを確認した。
２）メモリの書き込み回路の消費電力を削減するために、書き込みに必要な最小限の回路だけを稼働させるメモリ書き込み方式を考案した。また、複数のビットセルにまとめてクロックを供給することによりクロックバッファ回路の電力を削減する回路を設計した。
３）メモリセルと読み出し回路の面積を低減する回路方式を設計した。メモリセルはＤラッチ回路をベースに設計行うが、極低電圧動作におけるプロセスばらつきを考慮してＤラッチ回路のゲートサイズとトポロジを最適化した。また、設計ルールが許容する最小の高さのラッチセルと論理セルのレイアウトを設計することにより省面積化を実現した。さらに、複数ビットを統合したマルチビットラッチを設計することによりメモリの実装面積を削減した。
試作したメモリ回路の実測評価を行った。評価の結果、200mVの電源電圧で99%以上の歩留まりを達成することを確認した。これらの成果は国内特許として１件の出願、国際会議2件、国内会議2件で発表し、論文誌での発表を準備中である。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
研究計画に従ってニアスレッショルド電圧（しきい値近傍の電源電圧）で安定して動作するオンチップメモリを試作し、実チップ評価により200mV未満の非常に低い電源電圧で高歩留まり動作を実現した。申請当初計画していた基板バイアス制御による低消費電力技術の構築は実施しなかったが、新たなメモリ読み出し機構と書き込み回路の稼働率低減機構およびメモリセルの小面積レイアウトを考案することによりメモリの読み書き動作の低消費電力化を実現した。具体的には、独自に構築したゲートサイズと歩留まりの関係モデルを用いて必要最小限のトランジスタサイズを持つラッチセルと読み出し回路のレイアウトを設計し、従来型のスタンダードセルセルベースメモリと比較して大幅な小面積と低消費電力を達成した。また、上記メモリ回路を実チップとして試作し、200mV未満の非常に低い電源電圧で99%以上の高歩留まり動作を実現することを実測評価により確認した。上記ラッチセルのゲートサイズ最適化に関する基本的なアイデアの一部は1件の国際会議と1件の国内会議で発表した。また、小面積ラッチセルのレイアウト構造に関するアイデアは国内特許として出願した。チップ試作に基づくメモリ回路の安定性評価の結果は1件の国際会議と1件の国内会議で発表した。さらに、論文誌としての論文発表も準備中である。上述の通り研究は当初計画に従って順調に進展している。
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| Strategy for Future Research Activity |
平成27年度に試作した極低電圧動作メモリ回路の問題点を克服するメモリ回路を再試作する。既にシミュレーション解析により、前年度に試作したメモリチップの問題点は明らかになっており、問題点を克服する回路の設計を完了している。商用の組込みプロセッサのキャッシュメモリおよびスクラッチパッドメモリに上記の改良版メモリを適用し、プロセッサとしてのエネルギー効率、専有面積および歩留まりの評価を行う。この評価のために東芝社よりライセンスを購入している組込みプロセッサを利用する。本研究課題では、配置配線後のポストレイアウトシミュレーションにより評価を行い、極低電圧動作メモリの有効性を証明する。具体的には下記の２つの課題に取り組む。
１）オンチップメモリアーキテクチャの面積と性能および消費電力を評価する環境を構築する。従来型のキャッシュメモリやスクラッチパッドメモリの一部または全部をＤラッチとマルチプレクサに基づくメモリ（以下、完全ディジタル型メモリ）に置き換えた際の面積と性能および消費電力を高速に評価するモデルとシミュレーション環境を構築する。具体的には、アプリケーションプログラムの命令トレースを基に性能や消費電力を評価するモデルを開発する。
２）極低電圧動作メモリに適したメモリアーキテクチャを開発する。キャッシュメモリやスクラッチパッドメモリの一部または全部を完全ディジタル型メモリで構成し、面積、性能、消費電力を評価する。キャッシュメモリに関しては様々なキャッシュリプレイスの方式や各キャッシュの最適サイズおよびバンク入れ替えの方式などを比較検討し、最適な方式を開発する。また、上記の比較評価に基づき極低電圧動作メモリに適した新たなアーキテクチャも模索する。
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| Causes of Carryover |
当初シミュレーションのみで評価する計画であったが、実際の集積回路として試作して評価することにより、歩留まりや特性ばらつきなど、実用上有益な評価結果が得られると判断したため、研究計画を延期して実チップ試作による評価を行うこととした。
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| Expenditure Plan for Carryover Budget |
チップの試作は計画済みであり28年度7月に設計と発注を完了し29年1月にはチップが納品される予定である。従って、28年度内の使用計画は整っている。
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