2015 Fiscal Year Research-status Report
3次元FPGAアーキテクチャおよびその設計方式に関する研究
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26730028
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| Research Institution | Kumamoto University |
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Principal Investigator |
尼崎 太樹 熊本大学, 自然科学研究科, 助教 (50467974)
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| Project Period (FY) |
2014-04-01 – 2017-03-31
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| Keywords | 3次元FPGA / 高速シリアル通信 |
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| Outline of Annual Research Achievements |
微細化に依存しないLSI（Large Scale Integration）の性能向上の手段として，3 次元積層技術が注目されている．しかし，垂直配線として用いられるTSV（Through Silicon Via）は面積オーバーヘッドが大きく，特に配線量の多いFPGA（Field Programmable Gate Array）においてはTSV の個数が大きな課題となっている．本年度は提案しているFPGA を論理層と配線層に分割したface-down 積層FPGA に関し，face-down 積層FPGA 間を高速シリアル通信させることでTSV の個数を最小化しつつ集積度を向上させるアプローチをとった．また，提案3 次元FPGAを対象に面積優先の回路分割手法を提案しその評価を行い，2次元FPGAと4層で構成された3次元FPGA の比較を行い，動作遅延は平均10.78%増加したが，回路面積を平均70.21%削減できることを確認した．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
研究2年目として（1）Face-to-Back積層方式を用いた配線口語の設計、評価、（2）3次元FPGA向けCADツールとして配置ツール、回路分割ツールの開発を行った．(1)に関しては国際会議VLSI-SoCとICICDT，論文誌TSLDMにアクセプトされ成果を発表済である．（2）に関しては研究最終年度の電力見積もりツールと統一することで3次元FPGA用の設計環境を整備する予定である．
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| Strategy for Future Research Activity |
最終年度として少構成メモリ論理セルSLMを3次元FPGAに組み込み電力評価を行う予定である．このため，本年の前半に電力見積もりツールを完成させ，10月には総合評価（面積，遅延，電力）を行う予定である．
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| Causes of Carryover |
国際会議の英文校正に10万円を計上していたが，原稿完成が提出〆切間際であったため利用しなかった．
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| Expenditure Plan for Carryover Budget |
次年度の英文校正代金としてそのまま計上する．
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