高速・低電力を実現する多電源デジタル集積回路の設計技術開発

2015 Fiscal Year Research-status Report

• Project/Area Number: 26730029
• Research Institution: The University of Aizu
• Principal Investigator: 小平 行秀 会津大学, コンピュータ理工学部, 上級准教授 (00549298)
• Project Period (FY): 2014-04-01 – 2017-03-31
• Keywords: 集積回路設計自動化 / 低消費電力化 / 高速化 / 一般同期方式 / 多電源集積回路設計 / レイアウト設計

Outline of Annual Research Achievements

集積回路は最小限の消費電力で要求される性能と機能を満たすように設計されるため，より消費電力を削減でき，容易に性能と機能を満たすことができる設計手法の開発が望まれている．集積回路に複数の電圧を供給し，各CMOSゲートに適した電源ネットを個別に設定することで消費電力を下げる多電源設計手法と，クロックスキューを積極的に利用することで回路の高速化を図る一般同期方式を組み合わせることで，高速化と低消費電力化を実現できる．
本研究では，まず，昨年度提案した各CMOSゲートに適した電源ネットを個別に設定する手法に応用できるテクノロジーマッピング手法について，より精度の高い性能評価を行った．提案したテクノロジーマッピング手法により得られたゲートレベルの回路に対して，ランダムに入力を与えるテストベンチを生成し，商用ツールを用いてシミュレーションを行い，そのシミュレーションにより得られた波形から，商用ツールを用いて電力を解析した．得られた回路の性能は，43%の高速化と11%の低消費電力化を実現することを確認した．
また，集積回路の設計，チップ試作，テスト検証の経験を蓄積し，次年度に多電源と一般同期方式を組み合わせたチップの試作を行うための課題を検討するため，東京大学大規模集積システム設計教育研究センター(VDEC)から提供されているRohm0.18umのライブラリを用いてチップの試作を行った．今後，試作したチップの性能を解析し，そこから得られた知見を元に，さらなる性能向上に向けた検討を行う．

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

各ゲートに対して電源を選択する際に用いるテクノロジーマッピング手法に対して，シミュレーションを元とした精度の高い性能解析を行い，43%の高速化と11%の低消費電力化を同時に実現することを確認した．本研究の当初の目標は，15%の高速化と10%の低消費電力化を同時に満たすことであったので，性能自体は当初の目標を上回っており，有効性を証明した．
また，次年度に多電源と一般同期方式を組み合わせたチップの試作を行うために， VDECから提供されているRohm0.18umのライブラリを用いてチップの試作を行った．テスト検証に必要な機材の準備も終わり，次年度のチップの試作に向けて，環境を整えることができた．

Strategy for Future Research Activity

本研究で利用する， VDECから提供されているRohm0.18umのライブラリでは，多電源回路用のライブラリが提供されていないので，まずそのライブラリを作成する．次に，作成した多電源回路用のライブラリを用いて平成26年度に得られたテクノロジーマッピング手法を適用し，その後，レイアウト設計，チップを試作し，それらの性能を測定する．本研究の目標である15%の高速化と10%の低消費電力化を同時に満たすことを目指す．