2016 Fiscal Year Annual Research Report
Design Technology Development for Acceleration and Low Power Consumption in Digital Integrated Circuit
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26730029
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| Research Institution | The University of Aizu |
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Principal Investigator |
小平 行秀 会津大学, コンピュータ理工学部, 上級准教授 (00549298)
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| Project Period (FY) |
2014-04-01 – 2017-03-31
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| Keywords | 集積回路設計自動化 / 低消費電力化 / 高速化 / 一般同期方式 / 多電源集積回路設計 / レイアウト設計 |
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| Outline of Annual Research Achievements |
集積回路は最小限の消費電力で要求される性能と機能を満たすように設計されるため，より消費電力を削減でき，容易に性能と機能を満たすことができる設計手法の開発が望まれている．集積回路に複数の電圧を供給し，各CMOSゲートに適した電源ネットを個別に設定することで消費電力を下げる多電源設計手法と，クロックスキューを積極的に利用することで回路の高速化を図る一般同期方式を組み合わせることで，高速化と低消費電力化を実現できる．
本研究ではまず，多電源回路用のライブラリで適用可能なテクノロジーマッピング手法を開発した．この手法は，整数計画法を用いることで，使用する遅延モデルにおいて，設計者により指定される回路速度を実現し，かつ消費電力が最小の回路が実現できる．
次に，本研究で使用した東京大学大規模集積システム設計教育研究センター(VDEC)から提供されているRohm0.18umのライブラリでは多電源回路用のライブラリが提供されていないため，標準電圧1.8Vに対して，2.0Vと1.5V用のライブラリを作成した．
最後に，作成した多電源回路用のライブラリと，テクノロジーマッピング手法を用いて，ゲートレベルの評価実験を行った．最も高速化を実現した回路では，従来の完全同期方式の回路に対して，提案手法により62.2%の高速化と41.7%の低消費電力化が同時に実現された．ベンチマーク回路の42回路の平均でも，25.2%の高速化と34.6%の低消費電力が同時に実現された．
実際のチップ設計の際には，一般同期と多電源を同時に実現するためのオーバヘッドを考慮する必要があるが，ゲートレベルの評価において，当初の目標である15%の高速化と10%の低消費電力化をはるかに上回る性能を達成していることから，チップでも目標を達成できるものと期待している．
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