パイプライン可能な高速IIRアダプティブフィルタの構成法と制御法

1987 Fiscal Year Annual Research Report

• Project/Area Number: 62550241
• Research Institution: Kanazawa University
• Principal Investigator: 武部 幹 金沢大学, 工学部, 教授 (20019699)
• Keywords: アダプティブフィルタ / シグナルプロセッサ応用 / オールパス回路 / 状態変数形回路 / 学習同定法 / IIRフィルタ / 除算の高速化 / マルチシグナルプロセッサ構成

Research Abstract

1.オールパス回路の極配置法 エコーキャンセレーション等のシステム同定において, 極をどのように配置したら収束が速くなり, 残留誤差が少なくなるかを研究した. オールパス回路の極をZ平面の単位円上に等間隔に置くとき, タップのインパルス応答は極間隔で決まる遅延量に等しい長さの三角波であることが解析とシミュレーションにより分った. そこで未知システムの特性はサンプリング時間に比べてゆるやかに時間変化するものとし, 初期未知システムの遅延周波数特性を知って, 極を遅延の大きい周波数帯では密に, 小さい周波数帯では粗に配置して以後は固定し, タップ係数を適応制御する方法を考案した. この方法によりM系列を入力し, 学習同定法により制御した場合, 等間隔配置より収束速度, 残留誤差とも優れた結果が得られた.
2.オールパス回路の最適構造 適応フィルタを高速動作させるためには, オールパス関数を実現する回路は, なるべく演算ステップ数が小さいことが望ましい. そこで状態変数, 1D形, 1D形の転置形の3種のシグナルプロセッサによる実現を検討し, 状態変数形が動作ステップ数が最も少ないことを見出した.
3.除算の高速化 学習同定法におけるタップ係数の算出に除算が必要であるが, これに多くの演算ステップを必要とする. そこで表引きの方法を考案し, ステップ数を63%削減することができた. これによりフィルタ全体ではオールパス20段の場合28%のステップ数削減となった.
4.マルチシグナルプロセッサによる構成法 外部RAMを複数のプロセッサで共有させ, オールパス部をパイプライン処理し, タップ係数部を並列処理する構成を検討し, 学習同定法では後者の並列〓を前者の段数の3〜4倍に取るのが良いことを見出した.

Research Products

• [Publications] 武部幹, 奥田裕二: 昭和62年度電気関係学会北陸支部連合大会論文集. 120-129 (1987)
• [Publications] 武部幹: 電子情報通信学会技術報告. CAS87-249. 1-6 (1988)