パストランジスタ多値論理回路の自動合成に関する研究

1987 Fiscal Year Annual Research Report

• Project/Area Number: 62550268
• Research Institution: University of the Ryukyus
• Principal Investigator: 阿富祖 忠信 琉球大学, 工学部, 教授 (30007033)
• Co-Investigator(Kenkyū-buntansha): 瑞慶覧 長定 琉球大学, 工学部, 助教授 (50045019)
• Keywords: パストランジスタ多値論理回路 / 多値論理回路の自動作図 / しきい値電圧の異なるパストランジスタ

Research Abstract

1.しきい値ゲートを用いず, しきい値電圧の異なるパストランジスタのみを用いて1変数4値論理回路を構成すると, 4値インバータ回路以外では少なくとも2個以上の逆流阻止トランジスタが必要である. いま, ある任意の二つの出力電圧V^1_0とV^<11>_0, そのときの入力電圧V^1_1とV^<11>_1(但し, V^1_1>V^<11>_1)がV^1_0-V^<11>_0≧V^1_1とV^<11>_1となる関係があるとき, パストランジスタ間で短絡が起きる. この場合, V^1_0とV^<11>_0のうち, 低電位を出力する所にNMOSの短絡阻止トランジスタが, 高電位を出力する所にPMOSの短絡阻止トランジスタが必要であることがわかった.
2.従来のメイク・ブレイク演算子回路のアナログスイッチ部分を通る信号によりパストランジスタにPMOS-FET又はNMOS-FETの一つを用いることにより素子数を減らすことができ, 更に, しきい値電圧の異なるパストランジスタを用いることによりしきい値ゲート数を減らすことができるようになった. この場合, しきい値ゲートも使用しているため, 短絡阻止トランジスタを必要とせず, 回路構成法が簡単になっている. 更に, 合成される多値論理回路で用いる同一出力をですしきい値ゲートを共用することにより素子数を大幅に軽減できるようになった.
3.パストランジスタ4値論理回路の合成法がパーソナル・コンピュータで処理できるようになった. この処理では, メイク・ブレイク演算子及び4値論理関数はリスト形成で表現している. 又, その出力結果を作図するため, リスト形成の4値論理関数式を入力し, その関数のワイヤードOR接続の数及びメイク・ブレイク演算子の直列接続の数によりCRTディスプレイの行方向及び列方向の分割数を決め, 格子状分割された面面の一つのセルにこれらの演算子を配置するようにしてパルストランジスタ4値論理回路図が描けるようになった.