2016 Fiscal Year Annual Research Report
HfS2を用いた原子層厚ヘテロ接合による超低消費電力デバイス
Publicly Offered Research
| Project Area | Science of Atomic Layer Systems |
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| Project/Area Number |
16H00905
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
宮本 恭幸 東京工業大学, 工学院, 教授 (40209953)
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| Project Period (FY) |
2016-04-01 – 2018-03-31
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| Keywords | トンネルトランジスタ / 遷移金属ダイカルコゲナイド / ヘテロ構造 / 低消費電力デバイス / 2次元材料 |
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| Outline of Annual Research Achievements |
将来の超低消費電力デバイス応用を目指して、二硫化ハフニウム(HfS2)を用いた原子層状物質のヘテロ接合を用いたトンネルトランジスタ(TFET)の開発へ向けて、要素技術の開発への取り組みと初期型デバイスの試作を行った。
チャネルとなるHfS2の大気中での不安定性を解消するため、原子層堆積法により形成したHfO2膜による表面保護手法によって、バックゲート構造の電界効果トランジスタ(FET)構造における電流ヒステリシスや電流密度の継時劣化といった問題点を解決することが出来た。また、ソースとして用いるp-MoS2についても同様にFET構造を用いた特性評価を行い、TFET動作を想定したゲートバイアス印加時も十分な正孔濃度を維持していることを確認した。
上記の各材料におけるデバイス作製技術と高分子材料であるPDMSを用いた位置合わせ転写プロセスを組み合わせて、p-MoS2/HfS2のファンデルワールス(vdW)ヘテロ構造を有するTFET構造を作製した。電流特性評価において、p-n接合に対する逆方向バイアス印加時にドレイン電流の増加を確認することが出来た。これにより、当初の目的であるHfS2をチャネルに用いたTFETの動作を初めて確認することができた。一方で超低消費電力デバイスに期待されるゲート電圧に対するドレイン電流増加の急峻性は達成できていないという点およびオン電流が想定よりも小さい事については今後の課題である。
並行してデバイスシミュレーターによる性能予測を行った。ソースとしてWSe2やWS2といった材料を利用する事でデバイス性能の向上が見込まれるという知見が得られた。また、ドーピング濃度やチャネル層厚といった構造設計においても高性能化のための指針を得るに至っている。
以上より提案デバイス実現のための基本構造作製および動作確認までを達成しており、今後性能向上を見込んだ開発を行うための技術基盤を固めることが出来た。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
まず、本研究の目的であったHfS2系ヘテロ接合構造を用いた素子動作についての確認がなされていることから、研究一年目の目標については達成されたと考えている。p型MoS2層単体での電流特性から、測定時のバイアス範囲でソースのp型伝導は維持されていることはバンド間トンネルによるキャリア注入を示唆しているが、これを明確にするには急峻な電流立ち上がりやその温度依存性といった裏付けデータのさらなる取得が必要であるといえる。電流密度の増加等も今後の課題である。
上記を含めた特性の改善へ向けて、材料選択・構造設計についてもTCADシミュレーションによって今後の指針を定めることが出来た。これにより平成29年度に素子特性向上のための研究を遂行するにあたって、必要となる知見が得られており順調に推移しているといえる。
上記の状況を考慮すると本研究は概ね当初の想定通り順調に進行していると考えている。
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| Strategy for Future Research Activity |
平成28年度までに作製したTFETの特性における最大の課題はサブスレッショルドスロープの値が大きく、トンネルトランジスタに特有の急峻な電流立ち上がりが確認されていないという点である。よって今後の研究においては、これを解決するための取り組みを中心に行う。
SSを劣化させる主要はゲートスタック構造中に存在する界面トラップ準位への電子捕獲であると考えられる。この影響を低減することにより、急峻性の実現が見込まれる。具体的には以下二つの方針による。
一つは、界面トラップ準位の密度を低減させる作製プロセスの開発である。界面トラップ準位密度は、半導体の表面処理や作製後のアニールにより顕著な低減が見込まれる。三次元結晶系での知見・評価手法を利用しつつ最適な作製プロセスを探り、界面トラップ順位を低下させることを目指す。二つ目の手法はデバイス設計からのアプローチである。同じ密度の界面トラップ準位が存在する場合でも、ゲート絶縁膜の薄層化・高誘電率化によりゲート容量を増加させることで、特性の劣化を大幅に抑制できる。半導体膜厚を含め最適な素子設計を理論・実験の双方から行っていく。
急峻なSSを実現した後にはオン電流の向上へ向けた取り組みを進める。これはWSe2/HfS2に代表される禁制帯の重なりが小さなヘテロ構造の利用、チャネル層厚の薄層化、ソースドーピング濃度の最適化等による。基本的な方針はシミュレーションにより明らかとなっているため、これを実験的に実現していく。
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[Journal Article] Few-Layer HfS2 Transistors2016
Author(s)
Toru Kanazawa, Tomohiro Amemiya, Atsushi Ishikawa, Vikrant Upadhyaya, Kenji Tsuruta, Takuo Tanaka, Yasuyuki, Miyamoto
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Journal Title
Scientific Reports
Volume: 6
Pages: 22277
DOI
Peer Reviewed
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[Presentation] Effect of the HfO2 passivation on HfS2 Transistors2016
Author(s)
Toru Kanazawa, Tomohiro Amemiya, Vikrant Upadhyaya, Atsushi Ishikawa, Kenji Tsuruta, Takuo Tanaka, Yasuyuki Miyamoto
Organizer
16th International Conference on Nanotechnology (IEEE NANO 2016)
Place of Presentation
仙台国際センター (宮城県仙台市)
Year and Date
2016-08-22 – 2016-08-25
Int'l Joint Research
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