2017 Fiscal Year Annual Research Report
HfS2を用いた原子層厚ヘテロ接合による超低消費電力デバイス
Publicly Offered Research
| Project Area | Science of Atomic Layer Systems |
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| Project/Area Number |
16H00905
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
宮本 恭幸 東京工業大学, 工学院, 教授 (40209953)
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2016-04-01 – 2018-03-31
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| Keywords | トンネルトランジスタ / 二硫化ハフニウム / ファンデルワールス(vdW)ヘテロ接合 |
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| Outline of Annual Research Achievements |
超低消費電力デバイスへの応用へ向け、二硫化ハフニウム(HfS2)を用いたファンデルワールス(vdW)ヘテロ接合によるトンネルトランジスタ(TFET)の開発を行った。前年度までに動作を確認しているMoS2/HfS2 vdWヘテロ接合を有するTFET構造に対し、より詳細な特性評価を進め、得られた知見をもとに特性改善のための構造改善を試み、素子性能を向上させた。
まず、過去に作製したTFETで観測された電流特性における5 V以上の大きなヒステリシスを改善するためFET構造で有効であったハフニア絶縁膜によるパッシベーションを試み、その効果でヒステリシスを0.5 V程度まで抑制できることを示した。これに加え高真空中での測定を行うことでヒステリシスを0.1 V以下まで削減することが出来た。これらの結果より、vdWヘテロ構造デバイスにおいても大気中における気体分子の吸着が電流特性の安定性に対して大きな影響を及ぼすことを示した。真空中低温下での電流測定から、通常のMOSFETと比較して温度依存性が弱く異なった挙動をすることが確認された。これはバンド間トンネルを示唆する傾向であると考えている。
ソース/ドレイン電極とゲート電極の対向面積を削減しリーク電流を抑制する目的で、バックゲートを高濃度ドープSi基板からパターニングしたNi電極に変更した。これによりゲート絶縁膜の高誘電率化および薄膜化が可能となり、ゲート絶縁膜容量をこれまでの4倍に増加させることが出来た。その結果SS値は2 Vから300 mVまで改善され、素子の駆動電圧自体も1/3に削減された。一方で界面準位密度は未だ10の13乗台と高い値をもっていることが示唆され、今後さらに特性を改善し60 mV/decを下回る急峻な電流特性を実現するためには、チャネル層厚の数原子層までの削減に加えて界面準位密度の低減が課題であることを明らかとした。
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| Research Progress Status |
29年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
29年度が最終年度であるため、記入しない。
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