2021 Fiscal Year Annual Research Report
Development of a beam TOF readout system for the high-statistic Lambda-p scattering experiment
Publicly Offered Research
| Project Area | Clustering as a window on the hierarchical structure of quantum systems |
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| Project/Area Number |
21H00133
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| Research Institution | High Energy Accelerator Research Organization |
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Principal Investigator |
本多 良太郎 大学共同利用機関法人高エネルギー加速器研究機構, 素粒子原子核研究所, 准教授 (30748877)
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| Project Period (FY) |
2021-04-01 – 2023-03-31
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| Keywords | ストレンジネス核物理 / ハイパー核 / バリオン間相互作用 / FPGA / エレクトロニクス |
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| Outline of Annual Research Achievements |
本研究はJ-PARCにおける高統計のラムダ陽子散乱実験を遂行するために必要な、ビームTOF検出器システムを開発することが目的である。ビームライン上の2地点にチェレコンフベースのTOFカウンターを設置し、TOF分解能で60 ps (σ) を達成することでパイ中間子とK中間子の識別を目標とする。目的達成のためには3つの開発要素が存在し、1つはビームTOFを測定するための検出器の制作、2つ目が検出器を読み出すための連続読み出しTDCの開発、3つ目がケーブル長で100m離れた2つのTDCを同期するためのクロック分配システムの開発である。令和3年度はクロック分配システムの開発を行った。
クロック分配システムには、長距離伝送を行うために光ファイバーを利用する、1本信号線でクロックとデータの両方を転送する、FPGAの高速シリアルトランシーバのような特殊な回路ブロックに依存しない、2つの回路を10 ps程度の精度で同期する、という事が求められる。これらを達成するために、clock-duty-cycle-modulationという新型のクロック変調技術を用いてクロックの立下りエッジにデータを乗せてクロックとデータを同時に伝送する技術を開発した。このシステムをMIKUMARIと名付ける。
MIKUMARIは125 MHzのクロックエッジに2-bitの情報を載せる事ができ、256 Mbpsでデータの通信をしつつクロックを送信することが出来る。同期試験では2つの回路基板を8-10 psの精度で同期することが分かり要求を満たすシステムが開発できた。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
令和3年度の進捗は予定通りである。令和3年度には、クロック伝送を行うための回路基板の開発と、クロック変調と復調を行うためのFPGAファームウェアを開発する予定であったが、両者とも達成でき、また必要な性能を満たすことも分かった。交付申請書の段階では、クロック復元の方法としてDigital Dual Mixer Time Differenceを用いる事を検討していたが、のちの調査でClock-Duty-Cycle-Modulationを用いた方がより簡単に、かつ少ない部品点数で要求を達成できることがわかり、方針を転換した。
開発した基板は3種類である。1つは各フロントエンド回路において変調クロックを受信するためのミニカード（Mini-mezzanine CRV）である。もう2つは各フロントエンドへクロックを分配するための大型メザニンカード（Clock data distributer-OPT, RJ45）である。
FPGAファームウェアは汎用性を高めるためにFPGAの一般IOバンクに搭載されている、IOSERDESプリミティブを利用して実装した。IOSERDESは殆どの一般IOパッドで利用可能なプリミティブであり、専用ブロックである高速トランシーバ（MGT）を用いるよりもはるかに汎用性が高い。
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| Strategy for Future Research Activity |
令和4年度は開発したMIKUMARIと既存のFPGA high-resolution (HR) TDCファームウェアを組み合わせて、連続読み出しで高精度時間測定が可能なTDCを開発する。FPGA HR-TDCはトリガー型のDAQ用にすでに申請者が開発したファームウェアが存在するため、これをトリガーレス化し、外部クロックによる同期を実装すれば実現できる。これらの開発を進めるために必要な回路基板はすでに入手済みである。
また、令和4年度はチェレンコフTOF検出器の制作も行う。この検出器はX型のアクリルをチェレンコフ輻射体とし、その光をMPPCで読み出す検出器である。本検出器はすでに阪大RCNPにおいて研究開発が進んでおり、本研究では同じものを流用する。そのため、新しく設計を行う事はせず、必要なアクリル輻射体、整形増幅回路、および検出器フレームを購入または製造し組み立てる。
最後に、これまで開発した連続読み出しTDCと検出器を組み合わせ、実際に宇宙線等を利用して目標の時間分解能である60 psが達成可能であるかどうかを確かめる。
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