シリコン集積回路多層配線における伝送線路配線を用いた高速信号伝送の研究

• Project/Area Number: 04J04594
• Research Category: Grant-in-Aid for JSPS Fellows
• Allocation Type: Single-year Grants
• Section: 国内
• Research Field: Electron device/Electronic equipment
• Research Institution: Tokyo Institute of Technology
• Research Fellow: 伊藤 浩之 東京工業大学, 総合研究院, 特別研究員(PD)
• Project Period (FY): 2004 – 2006
• Project Status: Completed(Fiscal Year 2006)
• Budget Amount: ¥2,800,000 (Direct Cost : ¥2,800,000); Fiscal Year 2006 : ¥900,000 (Direct Cost : ¥900,000); Fiscal Year 2005 : ¥900,000 (Direct Cost : ¥900,000); Fiscal Year 2004 : ¥1,000,000 (Direct Cost : ¥1,000,000)
• Keywords: シリコン集積回路 / 配線遅延 / 消費電力 / 伝送線路 / シグナルインテグリティ / バス / 長距離配線遅延 / 性能評価指数 / 不要電磁放射 / 45nmプロセスノード

Research Abstract

近年、シリコン集積回路(Si LSI)の性能は、トランジスタ単体よりもむしろ長距離配線によって律速されている。本研究は、長距離配線の遅延と消費電力を低減させるために、差動伝送線路配線を用いたオンチップ超高速信号伝送技術を確立することを目的としている。
高密度かつ高いクロストーク耐性を有するゼロクロストーク構造を提案した。提案する配線構造は従来のコプレナー構造と比較して55%高い実効的配線密度を有していた。また、実測によりゼロクロストーク構造が高いクロストーク耐性を有していることを示した。
前年度90nm Si CMOSプロセスにより設計したLVDS型伝送線路配線を実測により評価した。5mmの伝送線路配線に10Gbpsの信号を2.7mWの消費電力で伝送させることができた。Energy per Bitは0.27pJ/bitであり、Energy per Bitに関してオンチップ伝送線路配線における世界最高性能を実現した。5mmの長さの従来のオンチップ配線と比較して遅延ばらつきが89%小さいことを示した。
マルチドロップバスやクロック分配回路へ向けたオンチップ伝送線路の分岐方法を検討した。分岐部分において伝送線路に直接トランジスタを接続することによって信号品質の劣化なく信号を分岐できることがわかった。その知見をもとにマルチドロップバスを開発した。TxとRxの面積削減のために、TxとRxの両方の機能を有するTwo-way transceiverを開発した。また、Rx動作時にゲート接地型の増幅回路として動作させることでRxでの遅延を低減した。90nm Si CMOSプロセスを用いて6つの分岐を有するマルチドロップバスを試作し、測定結果から8Gbpsの信号を合計7.1mWの消費電力で伝送させることができた。Two-way transceiver一つあたりの消費電力は1.2mWであった。
以上により、差動伝送線路を応用した低クロストーク高密度バス技術、差動伝送線路を応用したH-tree Mesh Hybrid型クロック分配回路を構築するための高速信号伝送技術と分岐技術を確立した。

Research Products

• [Journal Article] On-Chip Yagi-Uda Antenna for Horizontal Wireless Signal Transmission in Stacked Multi Chip Packaging (2007)
  • Author(s): Kazuma Ohashi, Tackya Yammouch, Makoto Kimura, Hiroyuki Ito, Kenichi Okada, Kazuhisa Itoi, Masakazu Sato, Tatsuya Ito, Ryozo Yamauchi, Kazuya Masu
  • Journal Title: Japanese Journal of Applied Physics Vol.46 No.4A(4月に掲載決定)
• [Journal Article] Low-Loss Distributed Constant Passive Devices Using Wafer-Level Chip Scale Package Technology (2006)
  • Author(s): Hiroyuki Ito, Hideyuki Sugita, Kenichi Okada, Tatsuya Ito, Kazuhisa Itoi, Masakazu Sato, Ryozo Yamauchi, Kazuya Masu
  • Journal Title: IEICE Transactions on Electronics Vol.E90-C No.3 Pages : 641-643
• [Journal Article] On-Chip High-Q Variable Inductor Using Wafer-Level Chip-Scale Package Technology (2006)
  • Author(s): Kenichi Okada, Hirotaka Sugawara, Hiroyuki Ito, Kazuhisa Itoi, Masakazu Sato, Hiroshi Abe, Tatsuya Ito, Kazuya Masu
  • Journal Title: IEEE Transactions on Electron Devices Vol.53 No.9 Pages : 2401-2406
• [Journal Article] RF Passive Components Using Metal Line on Si CMOS (2006)
  • Author(s): Kazuya Masu, Kenichi Okada, Hiroyuki Ito
  • Journal Title: IEICE Transactions on Electronics Vol.E89-C No.6 Pages : 681-691
• [Journal Article] Zero-Crosstalk Bus Line Structure for Global Interconnects in Si ULSI (2006)
  • Author(s): 木村 実人, 伊藤 浩之, 杉田 英之, 岡田 健一, 益 一哉
  • Journal Title: Japanese Journal of Applied Physics (掲載決定)
• [Journal Article] Twisted Differential Transmission Line Structure for Global Interconnect in Si LSI (2005)
  • Author(s): 伊藤 浩之, 五味 振一郎, 杉田 英之, 岡田 健一, 益 一哉
  • Journal Title: Japanese Journal of Applied Physics Vol.44 No.4B(発表予定)
• [Journal Article] High Density Differential Transmission Line Structure on Si ULSI (2004)
  • Author(s): 伊藤 浩之, 岡田 健一, 益 一哉
  • Journal Title: IEICE Transactions on Electronics Vol.E87-C No.6 Pages : 942-948
• [Patent(Industrial Property Rights)] 伝送線路 (2005)
  • Inventor(s): 益 一哉, 岡田 健一, 伊藤 浩之, 杉田 英之
  • Industrial Property Rights Holder: 国立大学法人東京工業大学
  • Industrial Property Number: 特願2005-236145
  • Filing Date: 2005-08-16
  • Application Year: 2005
• [Patent(Industrial Property Rights)] 差動並走配線 (2005)
  • Inventor(s): 益 一哉, 岡田 健一, 伊藤 浩之, 杉田 英之, 木村 実人
  • Industrial Property Rights Holder: 国立大学法人東京工業大学
  • Industrial Property Number: 特願2005-248547
  • Filing Date: 2005-08-30
  • Application Year: 2005