| Budget Amount *help |
¥1,600,000 (Direct Cost: ¥1,600,000)
Fiscal Year 1998: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 1997: ¥900,000 (Direct Cost: ¥900,000)
|
|---|
| Research Abstract |
本研究はプリント基板やLSIの配線問題において従来の並列計算機による並列自動配線処理方式よりも高速かつ高品位な処理を実現するため,数千台,数万台規模を前提とした単純なプロセッサで構成されるスケーラブルなSIMD型超並列計算機のアーキテクチャの設計と処理アルゴリズムを開発し,FPGAを用いたプロトタイプを試作および性能評価を目的とする.平成9年度では,SIMD型並列計算機による超並列処理を前提とした自動配線アルゴリズムである配線遅延を用いた配線処理方式を考案し,それを処理するための配線プロセッサの基本アーキテクチャを設計した.
平成10年度では,平成9年度に考案したアーキテクチャを細かく検討した結果,幾つかの改善課題が判明し,これを解決するための制御機構である「アドレス放送方式にによるSIMD制御機構」を考案した.この制御機構は,SIMD型並列計算機で不得手とされる個別プロセッサの制御を命令アドレスの放送を用いて解消する方式でり,かつ,SIMD型並列計算機全般に適応可能な方式である.平成9年度に設計したアーキテクチャに対して,新提案方式を適用し,同時に処理対象を配線問題だけでなく多方面の問題に対処できるようにアーキテクチャの拡張を行った.現在,平成10年度に購入した電子部品など(主にFPGA)を用いて,プロトタイプのためのテストベッドを構築中である.同時に,このプロトタイプのソフトウエアについても設計中である.
|
