| Project/Area Number |
09J01820
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Single-year Grants |
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| Section | 国内 |
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| Research Field |
Electronic materials/Electric materials
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| Research Institution | Hokkaido University |
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Principal Investigator |
佐藤 拓也 北海道大学, 大学院・情報科学研究科, 特別研究員(DC2)
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| Project Period (FY) |
2009 – 2010
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| Project Status |
Completed (Fiscal Year 2010)
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| Budget Amount *help |
¥2,000,000 (Direct Cost: ¥2,000,000)
Fiscal Year 2010: ¥800,000 (Direct Cost: ¥800,000)
Fiscal Year 2009: ¥1,200,000 (Direct Cost: ¥1,200,000)
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| Keywords | 半導体ナノワイヤ / MOVPE選択成長法 / MISFET |
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| Research Abstract |
前年度はInPコア径80nm、InAsシェル膜厚10nmを有する100nm径のInAsチューブチャネル構造の作製を行い、横型ナノワイヤFETの作製に成功した。本年度では前年に引き続きInAsチューブチャネル構造を用いたFETの作製を行い、主に「チューブチャネル構造の最適化」することで更なるデバイス特性の向上を試みた。今回は(1)n-InPコア/InAsシェル構造、(2)InPコア/InAsシェル/InPシェル構造の二種類の構造を作製しそれぞれの特性を評価した。(1)これまではInPコア層をノンドープとしていたが、InP成長中にSiH_4を供給することにより変調ドープを行った。この構造ではInPコアからInAsへのキャリア供給により電流量の増加が期待されon/off比の向上が見込まれる。実際にソース・ドレインの二端子測定において1桁以上の電流量の増加を確認することが出来た。しかしながら、キャリアが増加したことで、ナノワイヤを空乏化させることが難しく良好なFET特性を得ることは出来なかった。(2)次にSスロープ向上のためにInAs/ゲート絶縁膜界面準位の影響を低減するためにInAsチューブ構造の成長後、InPシェルを形成した。InPが最表面であるこの構造ではオーミック形成が困難であったため、InPシェルにSiH_4ドーピングすることによりコンタクト抵抗の低減を試みた。これにより良好なオーミック特性を得た。しかしながらキャリアがナノワイヤ表面に存在しているため横型FET構造では特性の改善が見られなかった。そのため縦型においてサラウンディングゲート構造を形成する必要があると考えられる。
ナノワイヤは短チャネル効果の抑制、相互コンダクタンスの上昇といった利点を持つサラウンディングゲートFETへの応用等の観点から、半導体ロードマップ上でも高い評価を受けており、本研究でナノワイヤがFETとして優れた特性を示すことは非常に重要である。更にチューブチャネル構造といった新構造を提案することでナノワイヤの新たな可能性を見出すことが出来る。
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