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超低消費電力かつディペンダブルなオンチップネットワークの研究

Research Project

Project/Area Number09J05189
Research Category

Grant-in-Aid for JSPS Fellows

Allocation TypeSingle-year Grants
Section国内
Research Field Computer system/Network
Research InstitutionThe University of Tokyo
Research Fellow 松谷 宏紀  The University of Tokyo, 特別研究員(SPD)
Project Period (FY) 2009 – 2011
Project Status Completed(Fiscal Year 2011)
Budget Amount *help
¥7,200,000 (Direct Cost : ¥7,200,000)
Fiscal Year 2011 : ¥2,400,000 (Direct Cost : ¥2,400,000)
Fiscal Year 2010 : ¥2,400,000 (Direct Cost : ¥2,400,000)
Fiscal Year 2009 : ¥2,400,000 (Direct Cost : ¥2,400,000)
Keywords計算機アーキテクチャ / 結合網 / 低消費電力 / ディペンダブル / オンチップネットワーク / Network-on-Chip
Research Abstract

本研究の目的は、オンチップネットワーク(NoC)の低消費電力化、および、ディペンダビリティの向上である。以降、順に成果を報告する。
1.「細粒度パワーゲーティング」
オンチップルータを非常に細粒度なパワードメインに分割し、本当に使われている箇所に、本当に必要なタイミングでのみ電力を供給する。これによって、リーク電流を大幅に抑えることができる。昨年度までの成果によって、リーク電力を大幅に削減できたが、アプリケーションの性能が4.0%低下した。一般的に4.0%の性能低下は許容できないため、パワードメインの分割方法を見直しを行った。本年度では、さらに性能低下を隠ぺいできる新たなウェイクアップ手法を導入、性能低下を0.7%まで抑えることに成功した。本成果はIEEE Transactions on Computer-Aided Design of Integrated Circuitsに採録された。
2.「多電源・可変パイプライン化」
Dynamic Voltage and Frequency Scaling (DVFS)は、低負荷時に、動作周波数と供給電圧を下げることでダイナミック電力を削減する手法である。しかし、これをNoCに適用すると、各ルータが異なる動作周波数で動作することになり、ルータ間の同期通信が極めて困難になる。そこで、我々は「電圧とオンチップルータのパイプライン段数」を制御することにした。パイプラインを深くすると通信遅延が増えるが回路の速度は上がるため、動作周波数を変えずともDVFSに近い効果が得られる。本年度は多電源・可変パイプラインルータのプロトタイプを設計し、現在はその詳細な評価を行っている。
なお、オンチップルータの可変パイプライン化に関連して、低遅延ルータの研究も並行して行い、成果がIEEE Transactions on Computersに採録された。
3.「オンチップネットワークのディペンダビリティ向上」
多電源・可変パイプラインルータによって、低負荷時の供給電圧を下げることができ、消費電力の大幅な削減が期待できる。しかし、近年、プロセスの微細化やそれに伴う低電圧化によりビット化けなどのソフトエラーが問題となっており、将来的に低電圧化技術の大きな妨げになると懸念されている。そこで、本研究では、ビットエラーの検出・再送、訂正符号をNoCに応用する。昨年度に引き続き、NoCにおけるエラー検出・訂正符号のモデル化を行い、本年度はそのようなオンチップルータ回路を設計し、回路レベルの評価を行った。

Report

(2results)
  • 2010 Annual Research Report
  • 2009 Annual Research Report

Research Products

(15results)

All 2011 2010 2009 Other

All Journal Article Presentation Book Remarks

  • [Journal Article] Prediction Router : A Low-Latency On-Chip Router Architecture with Multiple Predictors2011

    • Author(s)
      Hiroki Matsutani
    • Journal Title

      IEEE Transactions on Computers

      Volume : (掲載確定)

    • Related Report
      2010 Annual Research Report
    • Peer Reviewed
  • [Journal Article] Performance, Area, and Power Evaluations of Ultrafine-Grained Run-Time Power-Gating Routers for CMPs2011

    • Author(s)
      Hiroki Matsutani
    • Journal Title

      IEEE Transactions on Computer-Aided Design of Integrated Circuits

      Volume : (掲載確定)

    • Related Report
      2010 Annual Research Report
    • Peer Reviewed
  • [Journal Article] CMPにおけるオンチップルータの細粒度パワーゲーティングの評価2010

    • Author(s)
      松谷宏紀
    • Journal Title

      情報処理学会論文誌コンピューティングシステム

      Volume : Vol.3, No.3 Pages : 100-112

    • Related Report
      2010 Annual Research Report
    • Peer Reviewed
  • [Journal Article] Fat H-Tree : A Cost-Efficient Tree-Based On-Chip Network2009

    • Author(s)
      Hiroki Matsutani
    • Journal Title

      IEEE Transactions on Parallel and Distributed Systems

      Volume : Vol.20, No.8 Pages : 1126-1141

    • Related Report
      2009 Annual Research Report
    • Peer Reviewed
  • [Journal Article] 低遅延オンチップネットワークのための予測ルータの評価2009

    • Author(s)
      松谷宏紀
    • Journal Title

      情報処理学会論文誌コンピューティングシステム

      Volume : Vol.2, No.3 Pages : 26-38

    • Related Report
      2009 Annual Research Report
    • Peer Reviewed
  • [Presentation] A Wireless 3-D Network-on-Chip Architecture using Inductive-Coupling for Chip-Multiprocessors2011

    • Author(s)
      Hiroki Matsutani
    • Organizer
      CSSI seminar, Carnegie Mellon University
    • Place of Presentation
      米国・カーネギーメロン大学(招待講演)
    • Year and Date
      2011-03-15
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      2010 Annual Research Report
  • [Presentation] A Multi-Vdd Variable-Pipeline On-Chip Router for CMPs2010

    • Author(s)
      Hiroki Matsutani
    • Organizer
      ACM International Conference on Supercomputing (ICS'10)(ポスターセッション)
    • Place of Presentation
      日本・つくば国際会議場
    • Year and Date
      2010-06-02
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      2010 Annual Research Report
  • [Presentation] Ultra Fine-Grained Run-Time Power Gating of On-Chip Routers for CMPs2010

    • Author(s)
      Hiroki Matsutani
    • Organizer
      ACM/IEEE International Symposium on Networks-on-Chip (NOCS'10)
    • Place of Presentation
      フランス・グルノーブル
    • Year and Date
      2010-05-04
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      2010 Annual Research Report
  • [Presentation] 誘導結合を用いたフィールドスタッカブルCMPのための3-D NoCアーキテクチャの検討2009

    • Author(s)
      松谷宏紀
    • Organizer
      情報処理学会研究報告 2009-ARC-186
    • Place of Presentation
      日本・北海道大学
    • Year and Date
      2009-12-01
    • Related Report
      2009 Annual Research Report
  • [Presentation] CMPにおけるオンチップルータのランタイムパワーゲーティングの評価2009

    • Author(s)
      松谷宏紀
    • Organizer
      情報処理学会研究報告 2009-ARC-185
    • Place of Presentation
      日本・東京工業大学
    • Year and Date
      2009-10-26
    • Related Report
      2009 Annual Research Report
  • [Presentation] 低遅延オンチップネットワークのための予測ルータの評価2009

    • Author(s)
      松谷宏紀
    • Organizer
      第7回先進的計算基盤システムシンポジウム
    • Place of Presentation
      日本・広島国際会議場
    • Year and Date
      2009-05-29
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      2009 Annual Research Report
  • [Book] 洋書「3D Integration for NoC-based SoC Architectures」の第10章「3-D NoC on Inductive Wireless Interconnect] pp.225-2482010

    • Author(s)
      Hiroki Matsutani
    • Total Pages
      24
    • Publisher
      Springer
    • Related Report
      2010 Annual Research Report
  • [Book] 洋書「Low Power Networks-on-Chip」の第2章「Run-Time Power-Gating Techniques for Low-Power On-Chip Networks」pp.21-442010

    • Author(s)
      Hiroki Matsutani
    • Total Pages
      24
    • Publisher
      Springer
    • Related Report
      2010 Annual Research Report
  • [Remarks]

    • URL
      http://www.hal.ipc.i.u-tokyo.ac.jp/~matutani/
    • Related Report
      2010 Annual Research Report
  • [Remarks]

    • URL
      http://www.hal.ipc.i.u-tokyo.ac.jp/~matutani/
    • Related Report
      2009 Annual Research Report

URL :

Published : 2009-04-01   Modified : 2016-04-21  

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