組込みシステムの柔軟な設計探索と再利用を実現するコンポーネント機構
| Project/Area Number | 09J07139 |
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Single-year Grants |
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| Section | 国内 |
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| Research Field |
Computer system/Network
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| Research Institution | Nagoya University |
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| Research Fellow |
柴田 誠也 名古屋大学, 情報科学研究科, 特別研究員(DC1)
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| Project Period (FY) |
2009 – 2011
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| Project Status |
Completed(Fiscal Year 2011)
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| Budget Amount *help |
¥1,800,000 (Direct Cost : ¥1,800,000)
Fiscal Year 2011 : ¥700,000 (Direct Cost : ¥700,000)
Fiscal Year 2010 : ¥600,000 (Direct Cost : ¥600,000)
Fiscal Year 2009 : ¥500,000 (Direct Cost : ¥500,000)
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| Keywords | 組込みシステム / システムレベル設計 / 設計探索 |
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| Research Abstract |
【研究目的】本研究では、組込みシステムの設計を容易化するためのコンポーネント機構を開発する。提案コンポーネント技術を用いることで、設計者は開発対象アプリケーションを、ソフトウェアかハードウェアかを意識することなく、複数のコンポーネントの集合として記述することができる。記述後、ツールの支援により、設計者はアプリケーションのソフトウェア/ハードウェア分割およびマルチプロセッサ分割の探索を容易に行うことができる。分割の探索時には、コンポーネントの実装先にあわせてコンポーネントの結合や複製をツールが支援し、動作合成技術やコンパイラなどによる最適化効果を最大化する実装の探索を可能にする。
【2011年度の成果】2011年度は、コンポーネント機構を実現するツールを開発した。提案するコンポーネント機構では、ひとつひとつのコンポーネントは小さく設計する方針をとる。開発したツールにより、システム設計者は、複数の細かいコンポーネント群に分割したシステムを、実装時には結合してまとめて扱うことができる。結合により、ソフトウェア実装の場合にはタスク数が減り、オペレーティングシステムによるタスク切替オーバヘッドが削減できる。ハードウェア実装の場合には、動作合成による最適化の効果範囲を広げることができる。コンポーネントの結合の効果を測るための実験を行った。実験では、JPEGデコーダを構成する複数のコンポーネントのうち数個を、ひとまとめにして合成した場合と、個別に合成した場合の結果を比較した。実験の結果、結合することで、実装時のハードウェア面積を細かく変更することができた。
さらに、コンポーネント機構を用いた設計探索を効率化するツールを開発した。コンポーネント機構を実現するツールは、昨年度に開発した実装自動合成ツールSystemBuilder-MPをベースに開発されており、C言語記述で記述されたコンポーネントを、FPGA上実装可能な記述に変換する。この変換時間が1時間程度と長いため、何百万通りとあるシステム構成変更による設計探索には時間がかかる。よって、実装合成することなくシステム性能を短時間で見積もるツールを開発した。
これらのツールについて、設計事例による詳細な評価を行い、論文誌にまとめた。
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Report
(3results)
Research Products
(13results)
