3次元縦型構造MOSFETのSub-10nmスケールでのデバイス設計指針
Project/Area Number |
09J10439
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Research Category |
Grant-in-Aid for JSPS Fellows
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Allocation Type | Single-year Grants |
Section | 国内 |
Research Field |
Electron device/Electronic equipment
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Research Institution | Tohoku University |
Principal Investigator |
則房 勇人 東北大学, 大学院・工学研究科, 特別研究員(DC1)
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Project Period (FY) |
2009 – 2011
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Project Status |
Completed (Fiscal Year 2011)
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Budget Amount *help |
¥2,100,000 (Direct Cost: ¥2,100,000)
Fiscal Year 2011: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 2010: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 2009: ¥700,000 (Direct Cost: ¥700,000)
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Keywords | Vertical MOSFET / Sub-10nm / Device Design / 1T-DRAM / Capacitor-less DRAM / Floating Body |
Research Abstract |
特別研究員研究の3年目の計画として、3次元縦型構造MOSFETを用いた単体メモリ素子の高性能化研究に着目し、フローティングボディ構造のポテンシャルとその中のキャリアを精度よく制御することができる構造と動作を明らかにすることとした。3次元縦型構造MOSFETを高精度に制御するためには、3次元縦型構造が持つ浮遊ボディのポテンシャルとその中のキャリアを精密に制御することが大事である。この観点からキャパシタレスメモリといった、浮遊ボディのポテンシャルとその中のキャリアを記憶メカニズムとするメモリ素子に注目をおいた。 この3次元縦型構造を用いた1TDRAMセルの優位性を明確にするため、まず、従来の平面SOI機造を用いた1TDRAMセルを同じ占有面積内で設計し、メモリ特性を比較した。3次元縦型構造にすることにより、(1)チャネル幅を同じ占有面積内でより多く確保することができること、(2)ゲート長を縦方向に構成するため、従来の平面構造とは異なり占有面積から自由に設計することができること、(3)チャネル方向の不純物プロファイルを緩く設計できること、から従来の平面SOI構造の1TDRAMセルより、約2倍以上の読み出し電流値を確保することができることを明らかにした。また、この高い読み出し電流値を確保することができるため、8μAの電流差を「1」と「0」データ識別の基準とした時、20msに対して、1500msとリテンション時間を約75倍長く確保できることを示した。また、この電流差を8μAから1μAまで検討した場合、1480msから3100msとより長いリテンション時間を確保することができることを示した。3次元縦型構造の高集積性を利用することにより、従来の平面SOI構造より優れたメモリ特性を実現することができることを示した。
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Report
(3 results)
Research Products
(6 results)