耐ばらつき設計に向けたVLSIタイミング解析技術の研究

Research Project

Project/Area Number	10J05737
Research Category	Grant-in-Aid for JSPS Fellows
Allocation Type	Single-year Grants
Section	国内
Research Field	Electron device/Electronic equipment
Research Institution	Osaka University
Principal Investigator	榎並孝司大阪大学, 大学院・情報科学研究科, 特別研究員(DC2)
Project Period (FY)	2010 – 2011
Project Status	Completed (Fiscal Year 2010)
Budget Amount *help	¥700,000 (Direct Cost: ¥700,000) Fiscal Year 2010: ¥700,000 (Direct Cost: ¥700,000)
Keywords	製造後性能保証 / カナリアFF
Research Abstract	本研究では、自律的性能補償を通して、VLSIのばらつき耐性の向上を目指している。回路性能を自律的に補償するためには、回路内のばらつきを捕捉し、ばらつきに応じた出力を与えてくれる機構が必要である。そのうちの一つとして、カナリアFFが提案されている。カナリアFFは、タイミングエラーが起こりそうになると警告を発してくれるため、警告信号に応じて速度を動的に調整することで、回路性能を調整することが可能である。ところで、カナリアFFを必要以上に用いると回路面積や消費電力の増大が懸念されるため、必要最小限のカナリアFFを、必要な位置に挿入することが望ましい。今年度は、カナリアFFを効率よく回路中に挿入する手法について検討した。その課題を、タイミングエラーを見逃す確率を一定以下に抑えつつ消費電力の期待値を最小化する問題としておいた。カナリアFFの挿入位置は、統計的遅延解析手法を利用して決定した。さらに、複数個のカナリアFFを挿入すると、単一のカナリアFFの条件を変更するだけのときよりもさらに有効な構成を取れることを示した。なお、今回の評価における性能補償後の性能見積もりは、モンテカルロシミュレーションで行っている。これをさらに式展開で扱えるようなると、さらに挿入位置に有効な情報が取得できると期待できる。また、カナリアFFを用いる方法では、センシング結果について特別な解析を必要としないため、センシング結果の解析についての検討は行っていない。