| Budget Amount *help |
¥1,800,000 (Direct Cost: ¥1,800,000)
Fiscal Year 2000: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 1999: ¥1,100,000 (Direct Cost: ¥1,100,000)
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| Research Abstract |
平成12年度は,メガヘルツホッピング周波数シンセサイザの製作および特性計測を行った.また,本シンセサイザについて明らかになったことを応用し,PLLの定常位相差を推定する位相差補間高速収束周波数シンセサイザの提案および試作を行った.
1.周波数シンセサイザの特性・精度に関する理論的考察および試作実験回路による結果の公開:シンセサイザの各デバイスに要求される性能,特にA/D変換器,D/A変換器に要求される精度の理論的な回答を導き,また実験回路による検証を行った結果を論文としてまとめた(電子情報通信学会論文誌にて発表).
2.ホッピング周波数の高周波数化:ホッピング周波数の高速化を行い,本研究課題の目的としていた1MHzホッピング可能でかつ64KHzの周波数分解能を有するメガヘルツホッピング周波数シンセサイザを実現した.(電子通信学会スペクトル拡散研究会にて発表)
3.メガヘルツホッピング周波数シンセサイザの定常位相差の変化から明らかとなった定常位相差の変化を利用し,位相差補間を行う高速収束周波数シンセサイザを提案した(第13回回路とシステム軽井沢ワークショップにて発表).また,試験機を製作し,実験結果を報告した(6th Asia-Pacific Conferenceon Communicationにて発表).本方式は,周波数シンセサイザの周波数切替え頻度をあげるための別アプローチである.
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