超高速ネットワークにおける背景トラフィックの解析と利用可能帯域推定システムの構築

• Project/Area Number: 11J09252
• Research Category: Grant-in-Aid for JSPS Fellows
• Allocation Type: Single-year Grants
• Section: 国内
• Research Field: Computer system/Network
• Research Institution: The University of Tokyo
• Principal Investigator: 小泉 賢一 東京大学, 大学院・情報理工学系研究科, 特別研究員(DC1)
• Project Period (FY): 2011 – 2013
• Project Status: Completed (Fiscal Year 2011)
• Budget Amount: ¥700,000 (Direct Cost: ¥700,000); Fiscal Year 2011: ¥700,000 (Direct Cost: ¥700,000)
• Keywords: 利用可能帯域推定 / 背景トラフィック / TCP/IP / FPGA / トラフィック制御

Research Abstract

利用可能帯域推定値によるトラフィック制御について研究を行った。また、40Gbpsネットワーク実験のため、
ハードウェアのIPコアの動作検証を行った。
利用可能帯域推定値によるトラフィック制御については、推定によって得られた利用可能帯域値を用いて、実際に自分が流すトラフィックを適切に制御できるかどうかを検証した。適切に制御できる状態、とは背景トラフィックにバースト化したトラフィックが存在していない場合に大まかな利用可能帯域がわかるということと、背景トラフィックにバースト化したトラフィックが存在している場合にバースト化したトラフィックのパターン(周期とタイミング)がわかっているということである。さらに実際に自分のトラフィックを動的に制御することが必要となる。
まず実験室内のネットワークにおいて、擬似的に発生させた背景トラフィックのパターンが検出できるか確かめた。次に11月に米国シアトルで行われたSC2011にて、東京大学とSC11会場を結ぶ日米遠距離ネットワーク上において、実際の背景トラフィックに対して利用可能帯域の推定とトラフィックパターンの抽出を試みる実験を行った。実験結果は、トラフィックの周期とタイミングが正しく推定できた背景トラフィックもあったが、できなかったものもあった。その後、実験結果の詳細な解析を行った。
また、40Gbpsのネットワーク実験を行うためのFPGAを用いた実験基板のため、論理回路のIPコアについての動作検証を行った。動作検証のためにQSFPポートを2個搭載したHitech Global社製の40GbpsFPGA基板を使用した。FPGAはXilinx Virtex-6である。10Gbps PHYを使用する回路と使用しない回路の2通りについて、XilinxのGTH TransceiverのIPコアを使用して論理回路を作成したが、正しく通信を行うことができなかったため、40 Gigabit Ethernet用のMAC/PCS IPコアを使用した論理回路を用いる方向性で検証を実施した。