| Budget Amount *help |
¥1,900,000 (Direct Cost: ¥1,900,000)
Fiscal Year 2013: ¥600,000 (Direct Cost: ¥600,000)
Fiscal Year 2012: ¥600,000 (Direct Cost: ¥600,000)
Fiscal Year 2011: ¥700,000 (Direct Cost: ¥700,000)
|
|---|
| Research Abstract |
FPGA上にシミュレーション対象のプロセッサを実現する際に問題となる, シミュレーション対象が要求するハードウェアリソースと, FPGAプラットフォームが提供可能なリソースとの間に存在する, リソースの量や特性の乖離を吸収する, 抽象化方式とそのためのソフトウェアツールについて研究を行った.
マルチFPGAシステム上にプロセッサを再現する場合, 複数のFPGAをまたぐ信号については, FPGA間の通信機構が必要となる. また, FPGAのオンチップメモリだけではシミュレーション対象のメモリシステム全体を再現できない場合, FPGAオフチップに接続されるDRAMなどの低速なメモリを合わせて用いる必要がある. このような環境でサイクルレベルの正確なシミュレーション結果を得るためには, FPGA上のクロックサイクルと, シミュレーション対象上のクロックサイクルを分離し, 通信レイテンシ・メモリアクセスレイテンシが, シミュレーション結果に影響しないような機構が必要となる.
本年度は, メモリとFPGA間通信の抽象化による, 扱いやすいプロセッサモデリング方式を提案した. オンチップとオフチップのメモリを統合し, 1サイクルでアクセス可能な容量無限大のメモリとして, FPGA間通信は1サイクルで通信可能なレジスタとして, それぞれ理想的なハードウェアに抽象化したインターフェースを提供する. これにより, 実際のFPGAプラットフォームが持つメモリや通信の特性を気にすることなく, 検証対象をRTL実装することを可能にした. また, 抽象化を用いたハードウェアデザインを, 実際のFPGA上に実装可能なRTLデザインに変換するためのソフトウェアツールを開発した. 評価により, FPGA上に実装可能な構成に自動的に変換されたプロセッサプロトタイプが, 手作業で実装したプロトタイプと同等の高いシミュレーション性能を達成することを確認した.
|
