2段積み構成を用いたCMOSアナログ回路

Research Project

Project/Area Number	12750301
Research Category	Grant-in-Aid for Encouragement of Young Scientists (A)
Allocation Type	Single-year Grants
Research Field	電子デバイス・機器工学
Research Institution	Chuo University
Principal Investigator	高窪統中央大学, 理工学部, 助教授 (90245796)
Project Period (FY)	2000 – 2001
Project Status	Completed (Fiscal Year 2001)
Budget Amount *help	¥1,900,000 (Direct Cost: ¥1,900,000) Fiscal Year 2001: ¥800,000 (Direct Cost: ¥800,000) Fiscal Year 2000: ¥1,100,000 (Direct Cost: ¥1,100,000)
Keywords	低電圧アナログ回路 / 弱反転領域 / 電圧減衰回路 / CMOSアナログ回路 / 低電圧CMOS回路 / OTA / ボルテージボロワ
Research Abstract	システムのモノリシック化を目標として、アナログ回路部分の低電圧化を実現する研究が行われている。本研究では、電源とGND間に2つのトランジスタのみを接続し、2段積み構成とすることで、低電圧電源のものでも動作可能なアナログ回路を実現する。今年度は、MOSトランジスタの弱反転領域の特性を利用する構成に着目し研究を展開した。 MOSFETは、ゲート・ソース間電圧がしきい電圧以下の弱反転領域でも、微小なドレーン電流を流す。弱反転領域の特性を利用して回路を構成することにより、しきい電圧による制約を緩和した低電圧動作のアナログ回路を構成できる。しかし、弱反転領域における特性は、絶対温度に大きく依存し、また、既存のシミュレータによる解析が困難であるために、アナログ回路設計の中で有効に利用されていない。本研究では、弱反転領域で動作するMOSトランジスタを電源間に縦積みすることにより、温度特性を補償した2段積み構成の電圧減衰回路を実現した。提案回路をOTA回路に応用することにより、低電圧・低消費電力のアナログ回路が実現可能となり、携帯電子機器等への利用が大きく期待される。動作速度の改善が課題となるが、最先端の微細化プロセスのもとで、最小線幅のチャネル長を持つデバイスを利用することにより、実用的な処理速度を実現できると期待される。