大規模・高性能VLSIの遅延故障に対するテスト容易化設計に関する研究
| Project/Area Number |
12780226
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| Research Category |
Grant-in-Aid for Encouragement of Young Scientists (A)
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| Allocation Type | Single-year Grants |
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| Research Field |
計算機科学
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| Research Institution | Nara Institute of Science and Technology |
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Principal Investigator |
大竹 哲史 奈良先端科学技術大学院大学, 情報科学研究科, 助手 (20314528)
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| Project Period (FY) |
2000 – 2001
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| Project Status |
Completed (Fiscal Year 2001)
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| Budget Amount *help |
¥2,500,000 (Direct Cost: ¥2,500,000)
Fiscal Year 2001: ¥800,000 (Direct Cost: ¥800,000)
Fiscal Year 2000: ¥1,700,000 (Direct Cost: ¥1,700,000)
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| Keywords | VLSIテスト / テスト生成アルゴリズム / テスト容易化設計 / パス遅延故障 / 2パターンテスト / 階層テスト生成 / 回路擬似変換 / 組合せテスト生成複雑度 / データパス / 平行構造順序回路 / 完全故障検出効率 / 組合せ回路テスト生成 |
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| Research Abstract |
本研究は遅延故障(特に最も一般性のあるパス遅延故障)に対するテスト容易化設計方法論の確立を目的として行った。
本年度は、前年度に引き続きレジスタ転送(RT)レベル回路において、外部テスト方式を指向した遅延故障に対するテスト容易性について考察を行った。はじめに、昨年度提案したRTレベルデータパス回路の階層2パターンテスト容易性を拡張し、RTレベルコントローラ・データパス回路全体の階層2パターンテスト容易性を提案した。また、順序回路のパス遅延故障テスト生成を、組合せ回路用のセグメント遅延故障テスト生成アルゴリズムを用いて、高速に行うことのできる回路構造として、昨年度提案した同位相平衡構造の概念を応用し、不連続再収斂構造を定義して、これに基づくテスト生成法・テスト容易化設計法を提案した。さらに、組合せ回路のパス遅延故障テスト生成を、既存の高性能な縮退故障のテスト生成アルゴリズムを用いて行う方法も提案した。本年度はこれらの成果を国際会議に1件、国内研究会に3件発表し、国際会議に1件、国内論文誌に1件発表予定(採録済み)である。
また、ここで提案した回路構造に基づくテスト容易性を、組込自己テスト(BIST)方式を指向したテスト容易性への拡張について考察した。具体的には、擬似乱数発生器によって生成したパターンを、提案した回路構造を満たす回路に印加して、故障検出率を評価した。各遅延故障の検出には2パターンが必要になるため、擬似乱数発生器によって生成したパターンだけでは、高い故障検出率を得ることはできなかった。乱数発生方式や回路構造について考察を行ったが、まだ良い成果は得られていない。今後の課題としては、擬似乱数の発生方式、擬似乱数パターンでのテスト容易性解析、テスト点挿入などのテスト容易化設計などについて考察することなどが挙げられる。
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Report
(2 results)
Research Products
(8 results)
