| Project/Area Number |
12780240
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| Research Category |
Grant-in-Aid for Encouragement of Young Scientists (A)
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| Allocation Type | Single-year Grants |
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| Research Field |
計算機科学
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| Research Institution | Hiroshima City University |
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Principal Investigator |
坂本 政祐 広島市立大学, 情報科学部, 助手 (20295843)
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| Project Period (FY) |
2000 – 2001
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| Project Status |
Completed (Fiscal Year 2001)
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| Budget Amount *help |
¥1,600,000 (Direct Cost: ¥1,600,000)
Fiscal Year 2001: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 2000: ¥900,000 (Direct Cost: ¥900,000)
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| Keywords | 冗長数 / 2進SD数 / 多重加算器 / 復号器 |
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| Research Abstract |
本研究では冗長数系システムの実用化を目指して、複数の冗長数オペランドを同時に加算することのできる多重加算器と、2進SD数を2進数に復号するデコーダ回路、以上2つの回路について、それぞれ高速なアルゴリズムを提案し、またMOSFETを用いた具体的な回路の構成を提案し、シミュレーションによりその動作の検証を行うのが目的である。
本年度に得られた成果は以下の通りである。
1.昨年度設計済みの回路からさらに素子数の少ない6重加算回路を考案し、電流モードMOSFETにより回路実現した。これについて昨年度得た予備データの値を元にシミュレーションを行い、従来のSD2重加算回路との比較を行った。その結果、29%の高速化と、41%の素子数削減を実現した。さらに3種類の2値CMOS加算器とも比較し、いずれに対しても提案手法の方が高速であり、語長が長くなるほど提案手法がより有利となることを確認した。
2.昨年度新たに考案した4重加算のアルゴリズムについて回路設計とシミュレーションを行った。昨年度報告の予想通り、6重加算よりさらに高速化を達成したが、消費電力や素子数は増加した。
3.1.及び2.の研究のまとめとして、高速型の4重加算、低消費電力型の6重加算と2種類の加算回路を実現できた。これらの結果から,応用に際しては場合に応じた使い分けが可能であるなど、効率的なシステムの構築の実現の一助として十分有益であることを示すことができた。
4.1.で提案した6重加算回路をさらに応用して、乗算回路の設計とシミュレーションを行った。その結果、6×6ビットの乗算では従来より30%高速となりかつ素子数も少なく構成できることがわかった。また語長が長くなるほど有利であることもわかった。
5.デコーダ回路については、ブロック長を可変にする、ニューロンMOSFETを適用することでけた上げ伝搬遅延を大幅に削減できる等の新たな知見を得たので引続き検討を行っている。
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