実測評価に基づく一時故障に強靭な低電力向け集積回路の設計手法
| Project/Area Number |
12J07662
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Single-year Grants |
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| Section | 国内 |
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| Research Field |
Electron device/Electronic equipment
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| Research Institution | Kyoto University |
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Principal Investigator |
古田 潤 京都大学, 情報学研究科, 特別研究員(DC2)
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| Project Period (FY) |
2012 – 2013
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| Project Status |
Completed (Fiscal Year 2013)
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| Budget Amount *help |
¥1,800,000 (Direct Cost: ¥1,800,000)
Fiscal Year 2013: ¥900,000 (Direct Cost: ¥900,000)
Fiscal Year 2012: ¥900,000 (Direct Cost: ¥900,000)
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| Keywords | ソフトエラー / 多ビットエラー / 回路シミュレーション / 基板電位変動 / 中性子 / フリップフロップ |
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| Research Abstract |
本年度の研究では回路シミュレーションを用いて中性子起因のソフトエラーの評価を行った。近年の微細化によってソフトエラーの発生頻度は増加しており、特に問題となっているのが多ビットエラーである。多ビットエラーが生じるとソフトエラー耐性回路である多重化回路や、ECCなどのエラー訂正回路でもエラーとなる。
本研究では多ビットエラーを回路シミュレーションにより評価する手法の検討を行い、昨年度に行ったソフトエラーの実測結果と比較を行った。
昨年度行ったフリップフロップにおける多ビットエラーの実測では基板電位を固定するウェルコンタクトを密に配置することで多ビットエラーの発生率を1/100に低減できることを確認した。基板を抵抗と容量を用いてモデル化し、中性子線による基板電位の変動を回路シミュレーションで評価可能とする方法を提案した。基板のモデル化により、多ビットエラーの発生原理である寄生バイポーラ効果の影響を回路シミュレーションによって高速に評価することを可能とした。提案モデルを用いて多ビットエラーのラッチ問距離依存性を評価した。シミュレーションの結果は実測と比較して発生率が1/4程度と小さいものの、ラッチ間距離に対して指数関数的に減少する傾向は一致した。
回路シミュレーションによる評価結果は国内会議で発表を行い、昨年度の研究成果である多ビットェラーの測定結果を国際会議で発表した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
多ビットエラーの原因が基板電位の変動であることを回路シミュレーションと実測により示し、多ビットェラーを効率的に低減する方法の検討が行えた。
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| Strategy for Future Research Activity |
回路シミュレーションの評価精度を向上させるとともに、低コストかつ高いソフトエラー耐性をもつ回路構造の検討を行う。
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Report
(2 results)
Research Products
(9 results)
