縦型構造に基づく高性能ＭＯＳＦＥＴの動作原理とそのデバイス設計技術に関する研究
| Project/Area Number |
13J05129
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Single-year Grants |
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| Section | 国内 |
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| Research Field |
Electron device/Electronic equipment
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| Research Institution | Tohoku University |
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Principal Investigator |
佐々木 健志 東北大学, 工学研究科, 特別研究員(DC2)
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| Project Period (FY) |
2013-04-01 – 2015-03-31
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| Project Status |
Completed (Fiscal Year 2014)
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| Budget Amount *help |
¥2,200,000 (Direct Cost: ¥2,200,000)
Fiscal Year 2014: ¥1,100,000 (Direct Cost: ¥1,100,000)
Fiscal Year 2013: ¥1,100,000 (Direct Cost: ¥1,100,000)
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| Keywords | ゲートリーク電流 / 縦型MOSFET / メタルソース・ドレイン / 三次元ナノドットNAND / 縦型構造 / MOSFET / ゲートリーク / High-k / ナノドット / NANDフラッシュメモリ / トンネル現象 / フリンジ電界 |
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| Outline of Annual Research Achievements |
本年度は、縦型MOSFETのソース・ドレイン方向からのボディポテンシャル設計によるゲートリーク電流抑制を目的として研究を行った。ソース・ドレイン方向からのボディポテンシャル設計の必要性について述べる。修士課程の研究で明らかになった、ボディチャネル動作によるゲートリーク電流抑制のポイントは、ボディ全体に電流を流すことで、ボディポテンシャルをフラット化させ、その結果、ゲート絶縁膜にかかるゲート電界を緩和することにあった。この観点から、特別研究員１年目は、ゲート電界分布の均一化によるゲートリーク電流抑制を目的とした。しかしながら、ゲート電界分布の均一化だけでは、特別研究員研究の目的である、縦型MOSFETにおけるゲートリーク電流の指数関数的抑制は達成されない。そのため、昨年度のゲート・チャネル方向からのアプローチに加え、ソース・ドレイン方向からのアプローチが必要不可欠である。まず、ゲートリーク電流を抑制するメタルソース・ドレイン技法の提案を行い、数値計算によって、従来の表面チャネル縦型MOSFETに対し、オン・オフ特性を劣化させることなく、ゲートリーク電流を約一桁抑制できることを定量的に示した。さらに、この提案構造の導入によって課題として浮上する、遅延時間のソース・ドレイン非対称性をレイアウト設計で抑制する指針を提案した。続いて、１年目でゲート電解分布の均一化によるゲートリーク電流抑制の観点から着手した、平面ナノドットNANDメモリを、三次元ナノドットNANDメモリへと展開した。そして、縦型MOSFETのゲートリーク電流抑制の知見を生かし、三次元ナノドットNANDメモリセルのセル性能を数値計算によって、定量的に明らかにするだけではなく、多値化に向けたセル設計指針の提案へと発展させた。以上の成果に基づき、学術論文としての投稿を予定している。
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| Research Progress Status |
26年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
26年度が最終年度であるため、記入しない。
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Report
(2 results)
Research Products
(3 results)
