微細化ＳＲＡＭにおける消費電力１桁改善技術及びＳＥＲ導出ツールの開発
| Project/Area Number |
13J05537
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Single-year Grants |
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| Section | 国内 |
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| Research Field |
Electron device/Electronic equipment
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| Research Institution | Kobe University |
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Principal Investigator |
吉本 秀輔 神戸大学, システム情報学研究科, 特別研究員(PD)
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| Project Period (FY) |
2013-04-01 – 2015-03-31
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| Project Status |
Completed (Fiscal Year 2014)
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| Budget Amount *help |
¥2,760,000 (Direct Cost: ¥2,400,000、Indirect Cost: ¥360,000)
Fiscal Year 2014: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000)
Fiscal Year 2013: ¥1,200,000 (Direct Cost: ¥1,200,000)
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| Keywords | SRAM / ソフトエラー / 低電力回路技術 / 高信頼設計技術 |
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| Outline of Annual Research Achievements |
本年度の成果として，国内学会では，10月に相模原のソフトエラー研究会において遠隔口頭発表を行った．また9月発行の電子情報通信学会IEICEの論文誌において1件の英文論文を報告した．
まず，当該年度では，画像処理応用のための低電力メモリ技術を開発し，低電力化を実現するとともに，実際に画像処理応用ベンチマークを用いて実応用上において低消費電力化が実現できることを示した．具体的には，昨年度開発した選択的ディスチャージ型SRAMに対して，次サイクルのアドレスを先渡しすることにより，アクセス遅延なく読出し電力を削減可能な技術を用いる．Caltech 101のうち19のカテゴリに対して，40－800の画像の読み書きバッファに用いることを想定した．提案技術を用いることにより，11.12%-78.50%の電力削減を達成し，全画像平均で43.60%の読出し電力を削減出来る事を示した．また，読み書きの比率を50：50とした場合，全体の動作電力を18.20%削減出来る事を確認した．
ソフトエラー対策技術においては，微細化プロセスにおいてPMOSの電流値がNMOSと同等になるトレンドを活用したNMOS-PMOS反転SRAMセルを提案し，動作マージンとソフトエラー率改善を同時に達成出来る事を示した．90nmプロセスではNMOSの方が3倍の電流値が稼げるが，20nmプロセスでは電流値はほぼ同等となる．提案SRAMセルを用いることで，22nm世代において読出しマージンを2倍，動作電流を2.8倍確保出来，シングルビットのソフトエラー率を11-51%削減できることを確認した．また，マルチビットソフトエラー率を評価した所，提案SRAMセルを用いることで34-70%のソフトエラー率を削減可能であることを示した．
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| Research Progress Status |
26年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
26年度が最終年度であるため、記入しない。
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Report
(2 results)
Research Products
(7 results)
