Design-for-testability circuit for detecting delay faults at interconnects in 3D stacked ICs

• Project/Area Number: 15K00079
• Research Category: Grant-in-Aid for Scientific Research (C)
• Allocation Type: Multi-year Fund
• Section: 一般
• Research Field: Computer system
• Research Institution: The University of Tokushima
• Principal Investigator: Yotsuyanagi Hiroyuki 徳島大学, 大学院社会産業理工学研究部(理工学域), 准教授 (90304550)
• Project Period (FY): 2015-04-01 – 2018-03-31
• Project Status: Completed (Fiscal Year 2017)
• Budget Amount: ¥4,550,000 (Direct Cost: ¥3,500,000、Indirect Cost: ¥1,050,000); Fiscal Year 2017: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000); Fiscal Year 2016: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000); Fiscal Year 2015: ¥2,470,000 (Direct Cost: ¥1,900,000、Indirect Cost: ¥570,000)
• Keywords: VLSIの検査技術 / 検査容易化設計 / ３次元積層チップ / 遅延故障 / LSIテスト / ディペンダブル・コンピューティング / VLSI

Outline of Final Research Achievements

In this research, we propose design-for-testability circuits for testing delay fault occurred at interconnects in 3D stacked ICs. We also estimate the delay caused by defects in Through-Silicon-Via (TSV) or microbump used in interconnects using an electromagnetic simulator and a circuit simulator. The proposed design-for-testability circuit can detect delay faults by time-to-digital converter embedded in boundary scan design. The place and route method for reducing internal routing of TDC was also developed. We also fabricated some experimental ICs to evaluate delay gates which have small propagation delay variations and evaluate the feasibility of testing multiple TSVs simultaneously.

Research Products

• [Journal Article] TDC組込み型バウンダリスキャンにおける遅延付加部のリオーダによる配線長の低減 (2018)
  • Author(s): 平井 智士, 四柳 浩之, 橋爪 正樹
  • Journal Title: 電子情報通信学会技術研究報告 Volume: 117 Pages: 13-18
• [Journal Article] 微小遅延故障テストのためのTDC組込み型スキャンFFの設計について (2016)
  • Author(s): 河塚信吾, 四柳浩之, 橋爪正樹
  • Journal Title: 電子情報通信学会技術研究報告 Volume: 116 Pages: 105-110
  • Acknowledgement Compliant
• [Presentation] TDC 組込み型スキャン設計の遅延付加部の遅延検出能力評価 (2018)
  • Author(s): 新開 颯馬, 四柳 浩之, 橋爪 正樹
  • Organizer: 第78回FTC研究会
• [Presentation] Effect of Routing in Testing a TSV Array Using Boundary Scan Circuit with Embedded TDC (2018)
  • Author(s): Jumpei Kawano, Hiroyuki Yotsuyanagi and Masaki Hashizume
  • Organizer: International Forum on Advanced Technologies 2018
  • Int'l Joint Research
• [Presentation] Design-for-testability circuit for interconnect test of 3D IC (2017)
  • Author(s): Hiroyuki Yotsuyanagi
  • Organizer: IEEE CASS Shikoku and Hong Kong Chapters Joint Workshop
  • Int'l Joint Research
• [Presentation] On design for reducing delay variation in design-for-testability circuit for delay fault (2017)
  • Author(s): Satoshi Hirai, Hiroyuki Yotsuyanagi and Masaki Hashizume
  • Organizer: 2017 Taiwan and Japan Conference on Circuits and Systems
  • Int'l Joint Research
• [Presentation] TSV検査のためのTDC組込み型バウンダリスキャン制御回路の設計 (2017)
  • Author(s): 河口 巧, 四柳 浩之, 橋爪 正樹
  • Organizer: DAシンポジウム2017
• [Presentation] TDC組込み型スキャンFFの微小遅延故障検出能力評価 (2017)
  • Author(s): 河塚 信吾, 四柳 浩之, 橋爪 正樹
  • Organizer: DAシンポジウム2017
• [Presentation] 遅延故障検査容易化設計のための遅延付加ゲートの設計 (2017)
  • Author(s): 新開 颯馬, 四柳 浩之, 橋爪 正樹
  • Organizer: 電子情報通信学会第64回機能集積情報システム研究会
• [Presentation] 3 次元実装 IC におけるマイクロバンプ欠損時の遅延解析 (2017)
  • Author(s): 柴田 駿介, 四柳 浩之, 橋爪 正樹
  • Organizer: 電子情報通信学会第64回機能集積情報システム研究会
• [Presentation] 試作した遅延故障検査容易化回路による 2 経路同時検査について (2017)
  • Author(s): 谷口 公貴, 四柳 浩之, 橋爪 正樹
  • Organizer: 電子情報通信学会第64回機能集積情報システム研究会
• [Presentation] Reordering Delay Elements in Boundary Scan Circuit with Embedded TDC (2017)
  • Author(s): Satoshi Hirai, Hiroyuki Yotsuyanagi and Masaki Hashizume
  • Organizer: the 18th IEEE Workshop on RTL and High Level Testing
  • Int'l Joint Research
• [Presentation] On Control Circuit and Observation Conditions for Testing Multiple TSVs Using Boundary Scan Circuit with Embedded TDC (2016)
  • Author(s): T. Kawaguchi, H. Yotsuyanagi, and M. Hashizume
  • Organizer: the 17th IEEE Workshop on RTL and High Level Testing
  • Place of Presentation: 安芸グランドホテル（広島県廿日市市）
  • Year and Date: 2016-11-24
  • Int'l Joint Research
• [Presentation] TDC 組込み型バウンダリスキャンを用いた複数 TSV の検査用信号の印加と観測について (2016)
  • Author(s): 河口巧, 四柳浩之, 橋爪正樹
  • Organizer: 第75回FTC研究会
  • Place of Presentation: ホテル木暮（群馬県渋川市）
  • Year and Date: 2016-07-14
• [Presentation] TDC組込み型スキャンFFの遅延分解能へのばらつきの影響調査 (2016)
  • Author(s): 河塚信吾, 四柳浩之, 橋爪正樹
  • Organizer: 平成28年度電気関係学会四国支部連合大会
  • Place of Presentation: 徳島大学（徳島県徳島市）
• [Presentation] TDC 組込み型バウンダリスキャンを用いる遅延故障検査でのチップ間ばらつき補正 (2016)
  • Author(s): 森亮介, 四柳浩之, 橋爪正樹
  • Organizer: 平成28年度電気関係学会四国支部連合大会
  • Place of Presentation: 徳島大学（徳島県徳島市）
• [Presentation] 遅延故障検査容易化回路を用いる同時検査対象経路選択条件の検討 (2015)
  • Author(s): 森 亮介, 四柳 浩之, 橋爪 正樹
  • Organizer: 電子情報通信学会ディペンダブルコンピューティング研究会
  • Place of Presentation: 長崎県勤労福祉会館（長崎県長崎市）
  • Year and Date: 2015-12-01
• [Presentation] 遅延故障用バウンダリスキャンによるTSV検査法に関する研究 (2015)
  • Author(s): 濱田 圭吾, 四柳 浩之, 橋爪 正樹
  • Organizer: 平成27年度電気関係学会四国支部連合大会
  • Place of Presentation: 高知工科大学（高知県香美市）
  • Year and Date: 2015-09-26
• [Presentation] TSV故障検出回路におけるVDL回路部の遅延検出能力評価 (2015)
  • Author(s): 宮本 陽平, 四柳 浩之, 橋爪 正樹
  • Organizer: 平成27年度電気関係学会四国支部連合大会
  • Place of Presentation: 高知工科大学（高知県香美市）
  • Year and Date: 2015-09-26
• [Presentation] 微小遅延故障検査用遅延測定回路内の遅延付加部の改良 (2015)
  • Author(s): 石場 隆之, 四柳 浩之, 橋爪 正樹
  • Organizer: 平成27年度電気関係学会四国支部連合大会
  • Place of Presentation: 高知工科大学（高知県香美市）
  • Year and Date: 2015-09-26
• [Presentation] TDC組込み型バウンダリスキャンを用いた 2 経路同時遅延測定の実測による評価 (2015)
  • Author(s): 森 亮介, 四柳 浩之, 橋爪 正樹
  • Organizer: 平成27年度電気関係学会四国支部連合大会
  • Place of Presentation: 高知工科大学（高知県香美市）
  • Year and Date: 2015-09-26
• [Presentation] On TSV Array Defect Detection Method Using Two Ring-oscillators Considering Signal Transitions at Adjacent TSVs (2015)
  • Author(s): Hiroyuki Yotsuyanagi, Akihiro Fujiwara and Masaki Hashizume
  • Organizer: IEEE 3D System Integration Conference 2015
  • Place of Presentation: 仙台国際センター（宮城県仙台市）
  • Year and Date: 2015-08-31
  • Int'l Joint Research