Study on computer architcture for high performance and low power consumption

• Project/Area Number: 16K00070
• Research Category: Grant-in-Aid for Scientific Research (C)
• Allocation Type: Multi-year Fund
• Section: 一般
• Research Field: Computer system
• Research Institution: Nagoya University
• Principal Investigator: Ando Hideki 名古屋大学, 工学研究科, 教授 (40293667)
• Project Period (FY): 2016-04-01 – 2019-03-31
• Project Status: Completed (Fiscal Year 2018)
• Budget Amount: ¥4,420,000 (Direct Cost: ¥3,400,000、Indirect Cost: ¥1,020,000); Fiscal Year 2018: ¥2,340,000 (Direct Cost: ¥1,800,000、Indirect Cost: ¥540,000); Fiscal Year 2017: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000); Fiscal Year 2016: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000)
• Keywords: コンピュータ・アーキテクチャ / スーパスカラ・プロセッサ / 発行キュー / スーパスカラ方式 / 最終レベルキャッシュ / キャッシュパーティショニング / 計算機アーキテクチャ / マイクロプロセッサ / コンピュータアーキテクチャ / 高性能コンピュータ / 低電力コンピュータ

Outline of Final Research Achievements

The single-thread performance improvement is very sluggish in recent computers. I studied about the organization of the issue queue (IQ), which affects the performance (IPC: instructions per cycle) most significantly in various structures in a processor, and proposed a new IQ organization called rearranging random queue (RRQ). My evaluation results showed that the RRQ achieved high IPC as well as low power consumption and short delay, compared with conventions IQs.

Academic Significance and Societal Importance of the Research Achievements

コンピュータの性能向上の最大の源泉は、長年LSIにおけるトランジスタの縮小に起因するゲート遅延の短縮法則、すなわち、デナード・スケーリングであった。しかし、このトレンドはLSI製造技術の限界により2005年に終わった。一方、LSI製造の縮小トレンドは続いたが、電力が冷却の限界に達し、トランジスタを有効に利用することが困難となった。これらの理由により、コンピュータの単一スレッド実行性能はほとんど向上しなくなった。これに対して、本研究は、電力を増加させることなく性能を向上させる構成法を提案した。本技術は、実際のプロセッサに即座に適用できるほど実用的であり、学術的のみならず社会的意義が大きい。

Research Products

• [Journal Article] Performance Improvement Techniques in Tightly Coupled Multicore Architectures for Single-Thread Applications (2018)
  • Author(s): K. Doi, R. Shioya, and H. Ando
  • Journal Title: IPSJ Journal of Information Processing Volume: 26 Pages: 445-460
  • NAID: 130007397242
  • Peer Reviewed
• [Presentation] キャッシュ・パーティショニングによる性能向上のための MLP を意識した実行サイクル数の推定 (2019)
  • Author(s): 今泉勇斗, 塩谷亮太, 安藤秀樹
  • Organizer: 情報処理学会研究報告
• [Presentation] A Tightly Coupled Heterogeneous Core with Highly Efficient Low-Power Mode (2018)
  • Author(s): Y. Chidai, K. Izuoka, R. Shioya, M. Goshima, and H. Ando
  • Organizer: Proceedings of the 31st International Conference on Architecture of Computing Systems
  • Int'l Joint Research
• [Presentation] Rearranging Random Issue Queue with High IPC and Short Delay (2018)
  • Author(s): S. Sakai, T. Suenaga, R. Shioya, and H. Ando
  • Organizer: Proceesings of the 36th IEEE International Conference on Computer Design
  • Int'l Joint Research
• [Presentation] Performance Improvement by Prioritizing the Issue of the Instructions in Unconfident Branch Slices (2018)
  • Author(s): H. Ando
  • Organizer: Proceedings of the 51st Annual International Symposium on Microarchitecture
  • Int'l Joint Research
• [Presentation] パイプライン構造の動的制御による命令フェッチ・スループットの向上 (2018)
  • Author(s): 松尾玲央馬, 塩谷亮太, 安藤秀樹
  • Organizer: 情報処理学会研究報告, Vol.2018-ARC-232, No.
• [Presentation] SRAMの電力/遅延シミュレータCACTIへのシングルエンド方式の対応 (2018)
  • Author(s): 李虹希, 塩谷亮太, 安藤秀樹
  • Organizer: 情報処理学会研究報告, Vol.2018-ARC-232, No.15
• [Presentation] グループ化したストリームからのフィードバックを用いたストリーム毎に最適化するストリーム・プリフェチャの高効率化 (2018)
  • Author(s): 劉兆良, 塩谷亮太, 安藤秀樹
  • Organizer: 情報処理学会研究報告, Vol.2019-ARC-235, No.21
• [Presentation] A Tightly Coupled Heterogeneous Core with Highly Efficient Low-Power Mode (2018)
  • Author(s): Y. Chidai, K. Izuoka, R. Shioya, M. Goshima, and H. Ando
  • Organizer: A Tightly Coupled Heterogeneous Core with Highly Efficient Low-Power Mode
  • Int'l Joint Research
• [Presentation] 低電力モードを備えるプロセッサとモード切り替えアルゴリズムによる電力効率の向上 (2017)
  • Author(s): 塩谷亮太, 地代康政, 出岡宏二郎, 五島正裕, 安藤秀樹
  • Organizer: 情報処理学会研究報告