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Study of versatile computer architecture to accelerate Deep Learning systems.

Research Project

Project/Area Number 17J00403
Research Category

Grant-in-Aid for JSPS Fellows

Allocation TypeSingle-year Grants
Section国内
Research Field Soft computing
Research InstitutionHokkaido University

Principal Investigator

植吉 晃大  北海道大学, 大学院情報科学研究科, 特別研究員(DC1)

Project Period (FY) 2017-04-26 – 2020-03-31
Project Status Completed (Fiscal Year 2018)
Budget Amount *help
¥2,800,000 (Direct Cost: ¥2,800,000)
Fiscal Year 2018: ¥900,000 (Direct Cost: ¥900,000)
Fiscal Year 2017: ¥1,000,000 (Direct Cost: ¥1,000,000)
Keywordsハードウェアアクセラレータ / 深層学習 / システムアーキテクチャ / 量子化近似 / ハードウェア志向アルゴリズム
Outline of Annual Research Achievements

「小型・低電力で柔軟な学習型ハードウェアシステムの構築」のために、実用的に使用可能なニューラルネットワーク計算システムアーキテクチャを探索する。 大量のデータと演算を要する深層学習を効率的に計算するハードウェアアーキテクチャの探索として、深層学習を構成するニューラルネットワーク(DNN: Deep Neural Network)の構造から最適な計算手法を解析し、最適なアーキテクチャの解の一つを提案・実装するにまで至った。まず、そこで、DNNの代表格である、畳み込みニューラルネットワーク(CNN: Convolutional Neural Network)を二値化させた時の実行性能を最大化させる手法をField Programmable Gate Array (FPGA)をベースに解析した。その結果、商用のFPGA上でDNN演算の最小演算単位であるシナプス計算を1秒間に8兆回行えることを実証した。この結果をまとめ、2つの国内会議と1つの国際会議で発表した。
これらの解析から、さらなる実用かつ汎用的なDNNハードウェアアクセラレータを目指して、演算精度とハードウェアの特性を再考した。DNNの性能向上とともに、より高難度なタスクが要求されていることから、演算精度を保ちつつ効率的に計算できる方法として、対数量子化に着目し、解析を行った。この結果を基に、対数量子化に最適なハードウェアアーキテクチャを探索した。これを実際に設計・実装し、3次元積層技術を用いたチップに搭載させ、業界最高峰の国際会議、International Solid-State Circuits Conference (ISSCC)で発表、さらに、Journal of Solid-State Circuits(JSSC)にも掲載された。

Research Progress Status

翌年度、交付申請を辞退するため、記入しない。

Strategy for Future Research Activity

翌年度、交付申請を辞退するため、記入しない。

Report

(2 results)
  • 2018 Annual Research Report
  • 2017 Annual Research Report
  • Research Products

    (9 results)

All 2019 2018 2017

All Journal Article (1 results) (of which Peer Reviewed: 1 results) Presentation (8 results) (of which Int'l Joint Research: 6 results)

  • [Journal Article] QUEST: Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96-MB 3-D SRAM Using Inductive Coupling Technology in 40-nm CMOS2019

    • Author(s)
      Ueyoshi Kodai、Ando Kota、Hirose Kazutoshi、Takamaeda-Yamazaki Shinya、Hamada Mototsugu、Kuroda Tadahiro、Motomura Masato
    • Journal Title

      IEEE Journal of Solid-State Circuits

      Volume: 54 Issue: 1 Pages: 186-196

    • DOI

      10.1109/jssc.2018.2871623

    • Related Report
      2018 Annual Research Report
    • Peer Reviewed
  • [Presentation] Area and energy optimization for bit-serial log-quantized DNN Accelerator with shared accumulators2018

    • Author(s)
      T. Kudo, K. Ueyoshi, K. Ando, K. Hirose, R. Uematsu, Y. Oba, M. Ikebe, T. Asai, M. Motomura, S. Takamaeda-Yamazaki
    • Organizer
      IEEE 12th International Symposium on Embedded Multicore/Many-core Systems-on-Chip
    • Related Report
      2018 Annual Research Report
    • Int'l Joint Research
  • [Presentation] Log-Quantized DNN Inference Engine Stacked on 3D SRAM Using Inductive Coupling Technology2018

    • Author(s)
      K. Ueyoshi
    • Organizer
      The 2nd GI-CoRE GSQ, GSB, & IGM Joint Symposium -Quantum, Informatics, Biology & Medicine-
    • Related Report
      2018 Annual Research Report
    • Int'l Joint Research
  • [Presentation] QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS2018

    • Author(s)
      Kodai Ueyoshi
    • Organizer
      2018 International Solid-State Circuits Conference (ISSCC)
    • Related Report
      2017 Annual Research Report
    • Int'l Joint Research
  • [Presentation] QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS2018

    • Author(s)
      植吉 晃大
    • Organizer
      IEEE ISSCC報告会
    • Related Report
      2017 Annual Research Report
  • [Presentation] Exploring optimized accelerator design for binarized convolutional neural networks2017

    • Author(s)
      Kodai Ueyoshi
    • Organizer
      The 2017 International Joint Conference on Neural Networks (IJCNN)
    • Related Report
      2017 Annual Research Report
    • Int'l Joint Research
  • [Presentation] Feature extraction system using restricted Boltzmann machines on FPGA2017

    • Author(s)
      Kodai Ueyoshi
    • Organizer
      2017 IEEE International Symposium on Circuits & Systems (ISCAS)
    • Related Report
      2017 Annual Research Report
    • Int'l Joint Research
  • [Presentation] FPGAを用いたCNNの最適ハードウェア構成とその二値化検討2017

    • Author(s)
      植吉 晃大
    • Organizer
      電子情報通信学会リコンフィギャラブルシステム研究会(RECONF)
    • Related Report
      2017 Annual Research Report
  • [Presentation] Hardware accelerator design for convolutional neural networks with low bit precision2017

    • Author(s)
      Kodai Ueyoshi
    • Organizer
      GI-CoRE GSQ, GSB & IGM Joint Symposium - Quantum, Informatics, Biology & Medicine
    • Related Report
      2017 Annual Research Report
    • Int'l Joint Research

URL: 

Published: 2017-05-25   Modified: 2024-03-26  

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