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Development of Highly Efficient Ising Computer by Hardware and Algorithm Co-design

Research Project

Project/Area Number 18J15077
Research Category

Grant-in-Aid for JSPS Fellows

Allocation TypeSingle-year Grants
Section国内
Research Field Computer system
Research InstitutionHokkaido University

Principal Investigator

山本 佳生  北海道大学, 大学院情報科学研究科, 特別研究員(DC2)

Project Period (FY) 2018-04-25 – 2020-03-31
Project Status Completed (Fiscal Year 2019)
Budget Amount *help
¥1,900,000 (Direct Cost: ¥1,900,000)
Fiscal Year 2019: ¥900,000 (Direct Cost: ¥900,000)
Fiscal Year 2018: ¥1,000,000 (Direct Cost: ¥1,000,000)
Keywords組合せ最適化問題 / イジングモデル / シミュレーテッドアニーリング / 確率的セルラオートマトン
Outline of Annual Research Achievements

組合せ最適化問題を磁性体のモデルであるイジングモデルの基底状態探索に帰着させることで効率良く最適解を解くアプローチが存在する。中でも金属工学におけるアニーリングに習ったイジングモデル の基底状態探索マシンはアニーリングプロセッサと呼ばれる。アニーリング プロセッサは、ハードウェア上に実装するイジングモデル のネットワークから局所結合型と全結合型の2種類に分類される。本研究では、それぞれ2種類のプロセッサに対して全結合イジングモデル を超高効率に解くアプローチに関してハードウェアとアルゴリズムの強調設計により研究を実施した。
局所結合型プロセッサでは、前年度に投稿した時分割多重処理機構を持つ疎結合プロセッサがIEICE英論文誌に掲載された。このアプローチはスピンの増加に対してスケーラビリティが高いという特徴がある。全結合型プロセッサでは、前年度末より実施しているハードウェアの並列度を高める新しいアルゴリズムである確率的セルラーオートマトンに基づくアルゴリズムとそのハードウェアアーキテクチャのASIC化を引き続き実施、チップ評価を行なった後、集積回路の基幹学会であるISSCC2020にて成果発表を行なった。試作したチップの評価から提案手法は、従来研究では解くことが困難であった問題を解くことを可能にし、既存の全結合イジングモデルの基底状態探索マシンと比較して、解精度、実行速度、電力効率の点で大きく改善が見られることがわかった。本研究は、より詳細な評価を行いJSSCにも投稿予定である。
以上の成果から、大規模かつ複雑な組合せ最適化問題を超高効率で解くアニーリング プロセッサの開発という目的を達成したと考えられる。

Research Progress Status

令和元年度が最終年度であるため、記入しない。

Strategy for Future Research Activity

令和元年度が最終年度であるため、記入しない。

Report

(2 results)
  • 2019 Annual Research Report
  • 2018 Annual Research Report
  • Research Products

    (2 results)

All 2020 2019

All Journal Article (1 results) (of which Peer Reviewed: 1 results,  Open Access: 1 results) Presentation (1 results) (of which Int'l Joint Research: 1 results)

  • [Journal Article] FPGA-Based Annealing Processor with Time-Division Multiplexing2019

    • Author(s)
      Yamamoto K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S.
    • Journal Title

      IEICE Transactions on Information and Systems

      Volume: E102.D Issue: 12 Pages: 2295-2305

    • DOI

      10.1587/transinf.2019PAP0002

    • NAID

      130007754464

    • ISSN
      0916-8532, 1745-1361
    • Year and Date
      2019-12-01
    • Related Report
      2019 Annual Research Report
    • Peer Reviewed / Open Access
  • [Presentation] STATICA: A 512-spin 0.25M-weight full-digital annealing processor with a near-memory all-spin-updates-at-once architecture for combinatorial optimization with complete spin-spin interactions2020

    • Author(s)
      Yamamoto K., Ando K., Mertig N., Takemoto T., Yamaoka M., Teramoto H., Sakai A., Takamaeda-Yamazaki S., and Motomura M.
    • Organizer
      2020 International Solid-State Circuits Conference
    • Related Report
      2019 Annual Research Report
    • Int'l Joint Research

URL: 

Published: 2018-05-01   Modified: 2024-03-26  

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