Realization of chip authentication circuit using a leak monitor and elucidation of resistance mechanism against machine learning attacks

Research Project

Project/Area Number	22K11959
Research Category	Grant-in-Aid for Scientific Research (C)
Allocation Type	Multi-year Fund
Section	一般
Review Section	Basic Section 60040:Computer system-related
Research Institution	Shibaura Institute of Technology
Principal Investigator	宇佐美公良芝浦工業大学, 工学部, 教授 (20365547)
Project Period (FY)	2022-04-01 – 2025-03-31
Project Status	Granted (Fiscal Year 2023)
Budget Amount *help	¥4,160,000 (Direct Cost: ¥3,200,000、Indirect Cost: ¥960,000) Fiscal Year 2024: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000) Fiscal Year 2023: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000) Fiscal Year 2022: ¥2,080,000 (Direct Cost: ¥1,600,000、Indirect Cost: ¥480,000)
Keywords	PUF / リーク電流 / 超低電圧 / 低消費エネルギー / ハードウェアセキュリティ / 製造ばらつき / ハードウェア・セキュリティ
Outline of Research at the Start	半導体チップの認証技術PUFは、複製困難な製造ばらつきを個体認証に用いるハードウェア・セキュリティ技術であるが、機械学習攻撃に対する脆弱性が課題である。この課題を解決するため、ばらつきによって複雑に変化する半導体のリーク電流をPUFに利用した、リークモニタ型PUF回路の構成方式とチップへの実現手法を確立する。さらに、チップ試作と実機評価を通じ、攻撃耐性の向上に影響を与えるメカニズムを明らかにする。
Outline of Annual Research Achievements	MOSトランジスタの製造ばらつきに起因するリーク電流のばらつきをチップの個体認証に用いるべく、同一のレイアウトから成る２つのリークモニタで僅かなリークのばらつきを検出して利用する新たなPUF回路を考案した。この回路の提案と回路の最適化手法、および、65nm FDSOIプロセスを想定したPUF回路性能に関するシミュレーション評価結果を論文にまとめ、国際学会 The 38th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2023)で発表した。さらに実チップでの評価を行うためレイアウト実装まで進めていたが、予定していた65nm FDSOIプロセスでの試作が打ち切られ、180nmバルクプロセスでの試作に変更となった。これに伴い、FDSOIで有効であった基板電圧によるリーク電流制御に代わる手法として、リークを生成するpMOSトランジスタのゲート電圧でリークを制御する手法を新たに考案し、回路を設計して実装した。試作チップを実測したところ、先行研究を凌ぐ超低電圧0.3Vで正常動作し、さらに0.3V～1.8Vという広い電圧範囲で動作することが確かめられた。また、PUF性能の評価指標であるInter Hamming Distance (Inter HD)、Intra HD、Hamming Weightを実チップで評価したところ、先行研究と同じレベルの、きわめて理想値に近い値が得られた。PUFの動作時に消費するエネルギーも約19[fJ/bit]と先行研究を凌ぐ小ささであることがわかり、環境発電で動くIoTチップ向けの超低電圧動作と超低消費エネルギーを実現するPUFとして、有効であることが明らかになった。この成果を論文にまとめ、国際学会に投稿した。
Current Status of Research Progress	Current Status of Research Progress 2: Research has progressed on the whole more than it was originally planned. Reason 前年度、当初予定していた65nmFDSOIプロセスでの試作が打ち切られ、180nmプロセスへの変更を余儀なくされた。これに伴い、回路の設計変更が必要となりチップの試作計画にやや遅れが生じたが、完成した試作チップが問題なく動作したため、スケジュールの遅れを取り戻すことができた。
Strategy for Future Research Activity	提案した回路の実機評価により、PUFとしての基本性能の優位性が確かめられたが、機械学習攻撃への耐性メカニズムの解明がまだできていない。これを行うには、提案回路への入力データであるチャレンジの数をさらに増やし、10万パターンを超える規模のチャレンジ・レスポンス対が取得できるよう、チップ上でのレイアウトを変更する必要がある。今年度早々にこの修正を施し、チップを試作して、実機にて機械学習攻撃を行い、攻撃耐性の評価と耐性メカニズムの解明を行う。