Design and evaluation of design-for-testability circuits for delay faults using built-in time-to-digital converter

• Project/Area Number: 24500067
• Research Category: Grant-in-Aid for Scientific Research (C)
• Allocation Type: Multi-year Fund
• Section: 一般
• Research Field: Computer system/Network
• Research Institution: The University of Tokushima
• Principal Investigator: YOTSUYANAGI Hiroyuki 徳島大学, ソシオテクノサイエンス研究部, 准教授 (90304550)
• Project Period (FY): 2012-04-01 – 2015-03-31
• Project Status: Completed (Fiscal Year 2014)
• Budget Amount: ¥4,940,000 (Direct Cost: ¥3,800,000、Indirect Cost: ¥1,140,000); Fiscal Year 2014: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000); Fiscal Year 2013: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000); Fiscal Year 2012: ¥2,080,000 (Direct Cost: ¥1,600,000、Indirect Cost: ¥480,000)
• Keywords: VLSIの検査技術 / 検査容易化設計 / 遅延故障 / テスト生成 / VLSI / ディペンダブル・コンピューティング / LSIテスト / ＶＬＳＩの検査技術

Outline of Final Research Achievements

Testing delay faults caused by defects like opens and shorts is more important to ensure test quality in recent highly integrated circuits. In this research, we propose design-for-testability circuits for detecting delay faults in both inside of LSI chips and interconnection between chips. The proposed design embeds a time-to-digital converter into a chip that can observe the delay of transition signals. We evaluate feasibility to detect delay faults by the proposed design using simulation and the experimental ICs. The condition for testing delays of two or more paths and the size of detectable delay faults are also evaluated to show the effectiveness of the proposed method.

Research Products

• [Journal Article] On Detecting Delay Faults Using Time-to-Digital Converter Embedded in Boundary Scan (2013)
  • Author(s): Hiroyuki Yotsuyanagi, Hiroyuki Makimoto, Takanobu Nimiya, Masaki Hashizume
  • Journal Title: IEICE Transactions on Information and Systems Volume: E96.D Issue: 9 Pages: 1986-1993
  • DOI: 10.1587/transinf.E96.D.1986
  • NAID: 130003370987
  • ISSN: 0916-8532, 1745-1361
  • Peer Reviewed
• [Presentation] Design-for-testability circuit for delay faults in sequential circuits (2015)
  • Author(s): Hiroyuki Yotsuyanagi
  • Organizer: 2015 Kyutech, UT, and Taiwan Tech Joint Workshop on Advanced VLSI Design Technologies
  • Place of Presentation: 台湾科技大学（台北，台湾）
  • Year and Date: 2015-03-05
  • Invited
• [Presentation] On Multiple Path Testability of Delay Fault Design-for-testability Circuit (2015)
  • Author(s): Ryosuke Mori, Hiroyuki Yotsuyanagi, Masaki Hashizume
  • Organizer: 2015 Kyutech, UT, and Taiwan Tech Joint Workshop on Advanced VLSI Design Technologies
  • Place of Presentation: 台湾科技大学（台北，台湾）
  • Year and Date: 2015-03-05
• [Presentation] On Generating Test Patterns for Time-to-digital Converter Embedded in Boundary-scan (2015)
  • Author(s): Keigo Hamada, Hiroyuki Yotsuyanagi, Masaki Hashizume
  • Organizer: 2015 Kyutech, UT, and Taiwan Tech Joint Workshop on Advanced VLSI Design Technologies
  • Place of Presentation: 台湾科技大学（台北，台湾）
  • Year and Date: 2015-03-05
• [Presentation] Delay Line Embedded in Boundary Scan for Testing TSVs (2014)
  • Author(s): Hiroyuki Yotsuyanagi, Hiroki Sakurai, Masaki Hashizume
  • Organizer: Fifth IEEE International Workshop on Testing Three-Dimensional Stacked Integrated Circuits
  • Place of Presentation: Washington State Convention Center （シアトル，アメリカ合衆国）
  • Year and Date: 2014-10-24
• [Presentation] TDC組込み型バウンダリスキャン回路を用いた実測によるタイミング余裕の検証 (2014)
  • Author(s): 櫻井 浩希, 四柳 浩之, 橋爪 正樹
  • Organizer: 電子情報通信学会ソサイエティ大会
  • Place of Presentation: 徳島大学（徳島県徳島市）
  • Year and Date: 2014-09-23
• [Presentation] 順序回路におけるパスの微小遅延故障を測定する遅延付加回路設計 (2014)
  • Author(s): 石場 隆之, 四柳 浩之, 橋爪 正樹
  • Organizer: 電気関係学会四国支部連合大会
  • Place of Presentation: 徳島大学（徳島県徳島市）
  • Year and Date: 2014-09-13
• [Presentation] 遅延故障検査容易化設計用タイミング余裕計測回路の提案 (2014)
  • Author(s): 濱田 圭吾, 四柳 浩之, 橋爪 正樹
  • Organizer: 電気関係学会四国支部連合大会
  • Place of Presentation: 徳島大学（徳島県徳島市）
  • Year and Date: 2014-09-13
• [Presentation] Time-to-Digital Converter Embedded in Boundary-Scan Circuit and Its Application to 3D IC Testing (2013)
  • Author(s): Hiroki Sakurai, Hiroyuki Yotsuyanagi, Masanori Nakamura, Masaki Hashizume
  • Organizer: International Test Conference
  • Place of Presentation: Disneyland Hotel (Anaheim, U.S.A.)
• [Presentation] 隣接TSVを考慮したTSV遅延故障検出法について (2013)
  • Author(s): 四柳 浩之
  • Organizer: 電子情報通信学会ディペンダブルコンピューティング研究会
  • Place of Presentation: 機械振興会館（東京都）
• [Presentation] TDCを組み込んだバウンダリスキャンを用いる複数パスの遅延検査について (2012)
  • Author(s): 四柳浩之
  • Organizer: 第67回FTC研究会
  • Place of Presentation: KKRホテルびわこ（滋賀県）
• [Presentation] 遅延故障検査容易化設計におけるSTAを用いる必要付加遅延量の導出 (2012)
  • Author(s): 四柳 浩之
  • Organizer: 電気関係学会四国支部連合大会
  • Place of Presentation: 四国電力株式会社 総合研修所（香川県）
• [Presentation] 遅延故障検査容易化回路を用いた複数経路の同時検査可能性調査
  • Author(s): 池地 大輔, 四柳 浩之, 橋爪 正樹
  • Organizer: 電気関係学会四国支部連合大会
  • Place of Presentation: 徳島大学（徳島県徳島市）
• [Presentation] TDC組込み型バウンダリスキャンを用いる製造ばらつきを考慮した遅延故障検査法
  • Author(s): 二宮 孝暢, 四柳 浩之, 橋爪 正樹
  • Organizer: 電気関係学会四国支部連合大会
  • Place of Presentation: 徳島大学（徳島県徳島市）
• [Presentation] TDC組込み型バウンダリスキャン回路による実測実験評価
  • Author(s): 櫻井 浩希, 四柳 浩之, 橋爪 正樹
  • Organizer: 第70回FTC研究会
  • Place of Presentation: 宝荘ホテル（愛媛県松山市）
• [Presentation] TDC組込み型バウンダリスキャン回路による遅延検出能力評価
  • Author(s): 櫻井 浩希, 四柳 浩之, 橋爪 正樹
  • Organizer: 電子情報通信学会ディペンダブルコンピューティング研究会
  • Place of Presentation: 機械振興会館（東京都港区）