| 研究概要 |
高速アナログ・ディジタル変換のための新しい循環型と逐次比較型AD変換器を開発した。前者は,単位利得バッファ,比較器とディジタル制御部から成る1ビット量子化器を2個ル-プ状に接続した構成であり,アナログ電圧シ-ケンスを両者間で循環することによって,n/2+1クロツクサイクルでnビットの変換を行う。又,1ビット量子化器をn段縦続接続すれば1クロックサイクル毎にnビット並列デ-タを出力するパイプライン型AD変換器が実現できる。後者の逐次比較型は,最上位桁からディジタル・アナログ変換を行うDA直列変換器と比較器で構成され,nクロックサイクルでnビットの変換を行う。両変換器共,そのアルゴリズムの演算にはスイッチドキャパシタ回路技術を用いているので,CMOSプロセスによるモノリシック集積化が可能である。3μmCMOS技術による各構成要素の詳細設計を行って集積化によって期待できる性能をSPICEでシミュレ-トし,循環型では8ビット以上の分解能,15Mbps以上の変換速度が得られ,消量電力は8ビットパイプライン構成で50mWとなることを明らかにした。又,逐次比較型では,演算増幅器の開放利得を80dB以上,単位キャパシタを2pF以上,容量比不整合を0.1%以下にすれば,11ビット以上の分解能が可能である。
試作PC基板上に個別部品を実装して両変換器を試作し,動作確認を行うと共に精度に関する解析結果の立証を行った。モノリシック集積化に関しては,循環型AD変換器にバイポ-ラ技術を用いることこととし,アナログマスタによる基本設計と試作を行った。試作結果では,分解能はサンプルホ-ルド回路のドル-プによって制限され,変換速度1Mbpsで7ビットであった。
本研究成果は今後のアナログ・ディジタル混載応用指向型集積回路に極めて有効であり,産業界に広く応用されよう.
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