| 研究課題/領域番号 |
01850005
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| 研究種目 |
試験研究
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| 配分区分 | 補助金 |
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応用物性
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| 研究機関 | 東京大学 |
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研究代表者 |
菅野 卓雄 東京大学, 工学部, 教授 (50010707)
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| 研究分担者 |
酒井 徹志 日本電信電話株式会社, LSI研究所, 微細加工技術研究部長
新井 夫差子 東京大学, 工学部, 講師 (10010927)
浅田 邦博 東京大学, 工学部, 助教授 (70142239)
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| 研究期間 (年度) |
1989 – 1991
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| 研究課題ステータス |
完了 (1991年度)
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| 配分額 *注記 |
5,500千円 (直接経費: 5,500千円)
1991年度: 900千円 (直接経費: 900千円)
1990年度: 1,600千円 (直接経費: 1,600千円)
1989年度: 3,000千円 (直接経費: 3,000千円)
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| キーワード | SIMOX / SOI / MOSFET / 集積回路 / 超高速デバイス / 低消費電力 / シリコン / 薄膜 / 短チャネルMOS電界効果トランジスタ / 超高速集積回路 / 短チャンネルMOS電界効果トランジスタ |
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| 研究概要 |
本研究では、昨年度より試作を始めていたSIMOX(Separation by IMplanted OXygen)を用いた極薄膜SOIMOSFETによるリングオシレ-タおよび周波数分周器について、測定および評価を行った。
今回試作したSOI基板の特長は、埋み込み酸化膜の厚さが80nm、と従来の500nmあった厚さに比べて薄膜化されたことである。その為、基板シ-ルド効果により、従来の基板に比べ、0.1μm近くのゲ-ト長のMOSFETまで短チャネル効果が十分抑制できることが確認された。リングオシレ-タよりインバ-タの遅延時間を測定した結果、ゲ-ト長0.2μm以下で遅延時間の減少傾向が飽和することが判明した。これは、ゲ-ト側壁容量が真性ゲ-ト酸化膜容量に比べ、ゲ-ト長が短くなるにつれ、無視できなくなるためである。この為、ゲ-ト長0.2μm以下のMOSFETの性能向上には、ゲ-ト側壁容量の軽減のためのゲ-ト電極の厚み方向のスケ-リングが重要であることがわかった。
また4種類の周波数分周器を測定した結果、本研究で独自に設計した回路が従来知られている回路に比べ、最も高い性能を示すことがわかった。特に、ゲ-ト長0.15μmの回路は、室温で電源電圧1Vのとき、入力信号1GHzにおいて50μWという極めて低い消費電力で動作した。これは、SOI集積回路の配線容量が小さいことに加え、この分周器の回路が従来の回路に比べ、トランジスタ数の削減により、簡略化された結果である。
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