| 研究概要 |
VLSIの大規模化,複雑化,高集積度化に伴い,故障そのものを少なくする努力のほかに,システムレベルでのフォ-ルトトレランスの重要性がますます高まってきていが,この目的のために誤り検出機構や誤り訂正機構をチップ上に追加塔載することが通常行なわれてきた。しかし,従来の技術では追加される機構のハ-ドウェア量は少ないとは言えず,本研究では誤り検査訂正機構のハ-ドウェアコストを抑え,同時に高信頼性を達成するにはどうすればよいのかという観点から誤り検査訂正の手法として知的意味検査について検討した.
まず,本研究ではVLSIは特定の用途に限定して設計されることが多いという事実にまず注目した。VLSIの用途を限定してしまえば,システムの正しい出力には各システム毎の独自の傾向があらわれる。従って,システムの出力の意味を知的に評価する手法,すなわち知的検査が誤り訂正の手法として有力であると考えることができる。具体例として電車自動駅停車システムを対象として行なった.電車を50km/hで駅の1km手前から走らせて,乗客に不快感を与えず,ダイヤを乱さないように,かつ停止精度50cm以内を確保するように自動停車させるシステムにファジ-ル-ルを用いた知的検査機構を使うことにより低ハ-ドウェアコストでかなり高い信頼度が得られることを示した。シミュレ-ションによりメンバ-シップ関数とファジィ行列のチュ-ニングを行う手法を示した。これにより,故障対象を限定すれば,検査機構が基本回路のリソ-スを共用できることになり,誤り検査機構をより少ないハ-ドウェアで実現できる可能性を示すことができた。
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