| 研究概要 |
本研究で得られた成果の概要を以下の1〜4にまとめる。
1.ビルディングブロック方式レイアウト設計手法の開発:ビルディングブロック方式レイアウト設計においてフロアプランニングと概略配線を同時に決定する階層化フロアプランニング手法を開発した。さらにチャネル端子割り当てを行う最適線形時間アルゴリズムを開発した。
2.ゲ-トアレイ方式レイアウト設計手法の開発:タイミング制約を考慮したセル配置アルゴリズムを提案した。さらに全面配線を仮定した大規模ゲ-トアレイに対する配線手法を開発した。これらの手法は容易に並列化が可能であり,並列化することにより従来法と比較してより良い解を短時間で得ることが可能になる。
3.並列化アルゴリズム開発システムの開発:VLSIレイアウト設計のための各種の並列アルゴリズムの詳細評価を行うためにワ-クステ-ション上に並列計算機シミュレ-タを開発した。本シミュレ-タは並列計算機モデルとして最大32個のCPUをもつ完全主記憶共有バス結合型マルチプロセッサを仮定し,キャッシュのヒット率やプロセッサの稼働率等の詳細なシミュレ-ション結果等を得ることができる。また,本研究ではDOル-プを効率よく並列計算機上に実現するための並列化スケジュ-リング手法を開発した。
4.並列レイアウトアルゴリズムの開発:VLSIレイアウト設計における基本的アルゴリズムである最小コストk分割問題に対し,主記憶共有型マルチプロセッサ上で実現される並列アルゴリズムを開発し,理論的,及び実験的に評価を行い,有効性を確認した。さらに,グラフ分割並列アルゴリズムに基づくモジュ-ル配置並列アルゴリズムを開発した。これらにより,レイアウト設計に並列処理を導入することの有効性が実証された。
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