| 研究概要 |
遅延が管理できる高品質回路の自動設計システム実現に関する研究で得られた二つの特記すべき成果を挙げる.
1.クロック制御による高速化:各接続配線におけるデータ系信号の最大と最小の遅延が与えられた時,最速クロックを実現するために各レジスタに供給されるクロックの厳密な時刻を決定する理論を確立し,一定の範囲でクロック配分を許す許容的な実現方法を提案し,その際の誤差を実験的に評価した.信号遅延およびクロックスキューを減らす従来方法と比較して優位さを確認した.周辺技術:バス毎の遅延が入力信号遷移だけによって観測できる論理回路の特徴づけ,クロック源からの距離が制限されているクロック分配木の構成,論理回路の遅延考慮クラスタリング
2.配置配線:(1)配線密度予測配置配線:予想配線密度に基づく配置の技巧を提案し,シミュレーテッドアニーリングを用いて実装した.その際,評価を動的テストで決定する方式を提案した.これは,困難問題を解く探索的アルゴリズム開発に有用な一般的手法になり得る.(2)メタグリッド配置:配置問題の困難はその基礎である「矩形パッキング問題」解法開発の立ち後れにあると認識し,BSGおよびSEQ-PAIRと呼ぶ2方法を開発した.ともに平面のアドレス化であるが,応用のしやすさにはそれぞれの特徴がある.これらのパッキング性能は従来を優に二桁は上回り,実験によれば500個モジュールは数時間でほぼ最適に実現する.これを踏まえ,様々な回路上の評価を定量化し,確率的アルゴリズムを採用して配置を与えるアルゴリズムを実装し,企業における実問題を解くことを繰り返して実用化を狙い,現在,アナログの百素子程度の回路あるいは大規模プリント基板設計の設計自動化に成功している.周辺技術:ゲートアレイの最適配列
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