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最近のVLSI技術の進歩により、大規模なアナログ信号処理回路が1チップのVLSI上で実現されるようになってきている。VLSI技術を背景とすれば、アナログ信号処理はこれまで考えの及ばなかった幾多の可能性を秘めている。その1つは、アナログ信号処理回路要素をVLSIの中でアレイ状に配置し、並列に動作させるアナログ並列信号処理である。本研究者は、アナログ並列処理に基づき、離散フーリエ変換(DFT)をVLSI上で超高速に実行する手法を考案している。これは電流差動出力型アナログ定係数乗算器アレイ、係数選択スイッチマトリクス及び電流線形加算器を構成要素とする高速高精度演算を追求した方式である。本研究では、このようなアナログ並列処理型離散フーリエ変換VLSIの実現可能性について、集積回路試作及び、演算速度性能、演算精度などの性能評価を通して検討を行った。まず、本VLSIシステムにおいて、速度と精度を決定する定係数乗算器アレイのプロトタイプMOS集積回路を試作し、16点DFTの原理的動作を確認した。また、本VLSIを1mum技術により実現した場合の速度を回路シミュレーションにより、また演算精度を統計的解析と計算機シミュレーションにより推定した。演算時間としては1024点DFTを約110usで実行できる。また、本構成法において演算誤差を生じる要因として、定数の丸の誤差、定係数乗算器の非線形誤差及び回路素子のミスマッチによる誤差を検討し、その支配的要因がミスマッチ誤差であることを明らかにした。現状の回路構成では、1024点DFTにおける2乗平均誤差は、約2%と求められた。演算誤差は、今後改善の余地が残されているが、本VLSIの有用性を明らかにできたと考えている。また本研究は、超高速なアナログ並列処理FFTや、離散コサイン変換によるイメージセンサ出力の直接画像符号化などへの応用に発展させたいと考えている。
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