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マイクロ・プロセッサのアーキテクチャレベルでの最適化手法に関する研究

研究課題

研究課題/領域番号 07680353
研究種目

基盤研究(C)

配分区分補助金
応募区分一般
研究分野 計算機科学
研究機関大阪大学 (1996-1997)
豊橋技術科学大学 (1995)

研究代表者

今井 正治  大阪大学, 大学院・基礎工学研究科, 教授 (50126926)

研究分担者 塩見 彰睦  静岡大学, 情報学部, 講師 (60242921)
武内 良典  大阪大学, 大学院・基礎工学研究科, 講師 (70242245)
研究期間 (年度) 1995 – 1997
研究課題ステータス 完了 (1997年度)
配分額 *注記
2,300千円 (直接経費: 2,300千円)
1997年度: 600千円 (直接経費: 600千円)
1996年度: 400千円 (直接経費: 400千円)
1995年度: 1,300千円 (直接経費: 1,300千円)
キーワードパイプライン方式 / プロセッサ・モデル / VLIWプロセッサ / GUI / ASIP / パイプライン・アーキテクチャ / 機能分割 / 最適化設計 / PEAS-I
研究概要

本研究ではまず、マイクロ・プロセッサのアーキテクチャ・レベルでの最適化問題の分類を行なった。アーキテクチャ・レベルの設計最適化問題は、次の3種類に分類される。
(1)性能最大化問題
面積および消費電力に関する制約条件のもとで、性能を最大にする命令の実現方法を決定する。この問題を解くアルゴリズムは、高性能プロセッサの設計に適用できる。
(2)面積最小化問題
性能および消費電力に関する制約条件のもとで、面積を最小にする命令の実現方法を決定する。この問題を解くアルゴリズムは、リアルタイム・システムのように、外部入力に対するレスポンス・タイムのデッドラインが決まっている場合のアーキテクチャ最適化に適用できる。
(3)消費電力最小化問題
面積および性能に関する制約条件のもとで、消費電力を最小にする命令の実現方法を決定する。この問題を解くアルゴリズムは、携帯型情報機器などのように、低消費電力化が要求される応用に適用できる。
本研究では、これらの問題のうち、性能最大化問題および面積最小化問題を解く、効率の良いアルゴリズムを開発した。さらに、性能最大化問題を拡張し、次の2種類の問題を解くアルゴリズムを開発した。
(1)レジスタ数最適化問題
面積および消費電力に関する制約条件のもとで、性能を最大にするCPUのレジスタ数および命令の実現方法を決定する。
(2)メモリ容量最適化問題
面積および消費電力に関する制約条件のもとで、性能を最大にする命令の実現方法およびメモリ(命令およびデータ)容量を同時に決定する。
さらに、最適化の対象とするアーキテクチャのタイプを拡張し、VLIW(Very Long Instruction Word)アーキテクチャの性能最大化問題の定式化およびそのアルゴリズムの開発を行なった。

報告書

(4件)
  • 1997 実績報告書   研究成果報告書概要
  • 1996 実績報告書
  • 1995 実績報告書
  • 研究成果

    (50件)

すべて その他

すべて 文献書誌 (50件)

  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, and N.Hikichi: "An Instruction Set Optimization Algorithm for Pipelined ASIPs" 電子情報通信学会論文誌(英文誌(A)VLSIとCADアルゴリズム小特集). Vol.E78-A No.12. 1707-1714 (1995)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, and N.Hikichi: "Optimal Instruction Set Design through Adaptive Database Generation" IEICE Trans.Fundamentals. Vol.E79-A No.3. 347-353 (1996)

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  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, and N.Hikichi: "A Hardware/Software Codesign Method for Pipelined Instruction Set Processor using Adaptive Database" Proc.of First Asian and South Pacific Design Automation Conference(ASP-DAC'95). 81-86 (1995)

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  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, and N.Hikichi: "A Hardware/Software Partitioning Algorithm for Pipelined Instruction Set Processor" Proc.of European Design Automation Conference(EURO-DAC'95). 176-181 (1995)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, and N.Hikichi: "A Hardware/Software Partitioning Algorithm for Designing Pipelined ASIPs with Least Gate Counts" Proc.of the 33-rd IEEE/ACM Design Automation Conference (DAC'96). 527-532 (1996)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, and A.Shiomi: "A New HW/SW Partitioning Algorithm for Synthesizing the Highest Performance Pipelined ASIPs with Multiple Identical FUs" Proc.of the European Design Automation Conference (EURO-DAC'96). 126-131 (1996)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, and Y.Takeuchi: "A Performance Maximization Algorithm for Designing ASIPs under the Constraint of Chip Area Including RAM and ROM Sizes" Proc.of Asian and South Pacific Design Automation Conference (ASP-DAC'98). 367-372 (1998)

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      1997 研究成果報告書概要
  • [文献書誌] N.Ohtsuki, Y.Honma, Y.Takeuchi, M.Imai, K.Hamaguchi, and N.Hikichi: "Compiler Generation in PEAS-II : A HW/SW Codesign System for ASIP with VLIW Architecture" Proc.of 3rd International Workshop on Code Generation for Embedded Processors. (1998)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, and N.Hikichi: "Optimal Instruction Set Design through Accurate Execution Cycle Estimation of Software Modules" 第8回回路とシステム軽井沢ワークショップ論文集. 79-84 (1995)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, and A.Shiomi: "A Gate Count Minimization Algorithm for Pipelined ASIPs under Execution Cycle and Power Consumption Constraints" 第9回回路とシステム軽井沢ワークショップ論文集. 383-388 (1996)

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  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, and Y.Takeuchi: "A HW/SW Partitioning Algorithm to Synthesize the Highest Performance Pipelined ASIPs with Multiple Identical Functional Units" 信学技報(VLSI設計). Vol.96. 17-24 (1996)

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      1997 研究成果報告書概要
  • [文献書誌] 本間 啓道, 今井 正治, 武内 良典: "特定用途向き集積化プロセッサのレジスタ数最適化アルゴリズム" 情処研報(設計自動化). Vol.96. (1996)

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  • [文献書誌] 本間 啓道, 今井 正治, 武内 良典: "特定用途向き集積化プロセッサのレジスタ数最適化アルゴリズムとその評価" DAシンポジウム'97論文集. 161-166 (1997)

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  • [文献書誌] 大槻 典正, 武内 良典, 今井 正治, 引地 信之: "VLIWプロセッサ生成系とVLIWコンパイラ生成系" 電子情報通信学会,基礎・境界ソサイエティ大会論文集. (1997)

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      1997 研究成果報告書概要
  • [文献書誌] 大槻 典正, 武内 良典, 今井 正治, 浜口 清治, 柏原 敏伸, 引地 信之: "VLIWプロセッサ自動生成における演算器構成最適化の一手法" 信学技報(VLSI設計). Vol.97. 101-108 (1997)

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      1997 研究成果報告書概要
  • [文献書誌] 大槻 典正, 武内 良典, 今井 正治, 浜口 清治, 柏原 敏伸, 引地 信之: "VLIWプロセッサにおける演算命令発行スロット数の最適化" 信学技報(VLSI設計). Vol.97. 87-94 (1997)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, N.Hikichi: "An Instruction Set Optimization Algorithm for Pipelined ASIPs" IEICE Trans. Fundamentals. Vol.E78-A,No.12. 1707-1714 (1995)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, and N.Hikichi: "Optimal Instruction Set Design through Adaptive Database Generation" IEICE Trans. Fundamentals. Vol.E79-A,No.3. 347-353 (1996)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, N.Hikichi: "A Hardware/Software Codesign Method for Pipelined Instruction Set Processor using Adaptive Database" Proc.of First Asian and South Pacific Design Automation Conference (ASP-DAC'95). 81-86 (1995)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, N.Hikichi: "A Hardware/Software Partitioning Alogorithm for Pipelined Instruction Set Processor" Proc.of European Design Automation Conference (EURO-DAC'95). 176-181 (1995)

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  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, and N.Hikichi: "A Hardware/Software Partitioning Alogorithm for Designing Piplined ASIPs with Least Gate Counts" Proc.of the 33-rd IEEE/ACM Design Automation Conference (DAC'96). 527-532 (1996)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, and A.Shiomi: "A New HW/SW Partitioning Algorithm for Synthesizing the Highest Performance Pipelined ASIPs with Multiple Identical FUs" Proc.of the European Design Automation Conference (EURO-DAC'96). 126-131 (1996)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, and Y.Takeuchi: "A Performance Maximization Algorithm for Designing ASIPs under the Constraint of Chip Area Including RAM and ROM Sizes" Proc.of Asian and South Pacific Design Automation Conference (ASP-DAC'98). 367-372 (1998)

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      1997 研究成果報告書概要
  • [文献書誌] N.Ohtsuki, Y.Honma, Y.Takeuchi, M.Imai, K.Hamaguchi, N.Hikichi: "Compiler Generation in PEAS-II : A HW/SW Codesign System for ASIP with VLIW Architecture" Proc.of 3rd International Workshop on Code Generation for Embedded Processors. (to appear). (1998)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, N.Hikichi: "Optimal Instruction Set Design through Accurate Execution Cycle Estimation of Software Modules" Proc.of the 8th Karuizawa Workshop on Circuits and Systems. 79-84 (1995)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, and A.Shiomi: "A Gate Count Minimization Algorithm for Pipelined ASIPs under Execution Cycle and Power Consumption Constraints" Proc.of the 9th Karuizawa Workshop on Circuits and Sytems. 382-388 (1996)

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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, A.Shiomi, and Y.Takeuchi: "A HW/SW Partitioning Algorithm to Synthesize the Highest Performance Pipelined ASIPs with Multiple Identical Functional Units" Technical Report of IEICE. VLD96-28. 17-24 (1996)

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      1997 研究成果報告書概要
  • [文献書誌] Y.Honma, M.Imai, Y.Takeuchi: "A Register Count Optimization Algorithm for ASIPs" Research Report of IPSJ. DA 82-5. (1996)

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      1997 研究成果報告書概要
  • [文献書誌] Y.Honma, M.Imai, Y.Takeuchi: "An Effective Algorithm to Optimize Register Count for ASIPs" Proc.of DA Symposium'97. 161-166 (1997)

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      「研究成果報告書概要(欧文)」より
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      1997 研究成果報告書概要
  • [文献書誌] N.Ohtsuki, Y.Takeuchi, M.Imai, N.Hikichi: "Generators for VLIW Processor and its Compiler" Proc.of the 1997 Engineering Sciences Society Conference of IEICE. A-3-9. (1997)

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      1997 研究成果報告書概要
  • [文献書誌] N.Ohtsuki, Y.Takeuchi, M.Imai, K.Hamaguchi, T.Kashiwabara, N.Hikichi: "A Functional Unit Configuration Optimizing Method for VLIW Processor Design Automation" Technical Report of IEICE. VLD97-92. 101-108 (1997)

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      1997 研究成果報告書概要
  • [文献書誌] N.Ohtsuki, Y.Takeuchi, M.Imai, K.Hamaguchi, T.Kashiwabara, N.Hikichi: "Operation Slot Optimization for VLIW Processor" Technical Report of IEICE. VLD97-111. 87-94 (1997)

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      1997 研究成果報告書概要
  • [文献書誌] M.Imai: "HW/SW Codesign in the System on Silicon Era" Proc.of First Biwako Workshop on System LSI. 51-71 (1997)

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      「研究成果報告書概要(欧文)」より
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      1997 研究成果報告書概要
  • [文献書誌] N.N.Binh, M.Imai, and Y.Takeuchi: "A Performance Maximization Algorithm to Designing ASIPs under the Constraint of Chip Area Including RAM and ROM Sizes" Proc. of Asian and South Pacific Design Automation Conference(ASP-DAC'98). 367-372 (1998)

    • 関連する報告書
      1997 実績報告書
  • [文献書誌] N.Ohtsuki, Y.Honma, Y.Takeuchi, M.Imai, K.Hamaguchi, N.Hikichi: "Compiler Generation in PEAS-II : A HW/SW Codesign System for ASIP with VLIW Architecture" Proc. Of 3rd International Workshop on Code Generation for Embedded Processors. (to appear). (1998)

    • 関連する報告書
      1997 実績報告書
  • [文献書誌] 本間啓道, 今井正治, 武内良典: "「特定用途向き集積化プロセッサのレジスタ数最適化アルゴリズムとその評価」" DAシンポジウム'97論文集. 161-166 (1997)

    • 関連する報告書
      1997 実績報告書
  • [文献書誌] 大槻典正, 武内良典, 今井正治, 引地信之: "「VLIWプロセッサ生成系とVLIWコンパイラ生成系」" 1997年 電子情報基礎・境界ソサイエティ大会. 61 (1997)

    • 関連する報告書
      1997 実績報告書
  • [文献書誌] 大槻典正, 武内良典, 今井正治, 浜口清治, 柏原敏伸, 引地信之: "「VLIWプロセッサ自動生成における演算器構成最適化の一手法」" 電子情報通信学会技術研究報告[VLSI設計技術]VLD97-92. Vol97-92. 101-108 (1997)

    • 関連する報告書
      1997 実績報告書
  • [文献書誌] 大槻典正, 武内良典, 今井正治, 浜口清治, 柏原敏伸, 引地信之: "「VLIWプロセッサにおける演算命令発行スロット数の最適化」" 電子情報通信学会技術研究報告[VLSI設計技術]VLD97-111. No.97 No.444. 87-94 (1997)

    • 関連する報告書
      1997 実績報告書
  • [文献書誌] 今井正治: "「システム・オン・シリコン時代のハード・ウェア/ソフトウェア・コデザイン」" 第1回システムLSI琵琶湖ワークショップ講演資料集およびポスター資料集. 51-72 (1997)

    • 関連する報告書
      1997 実績報告書
  • [文献書誌] 本間 啓道,今井 正治,武内 良典: "特定用途向き集積化プロセッサのレジスタ数最適化アルゴリズム" 情処研報. Vol.96,No.121. 33-40 (1996)

    • 関連する報告書
      1996 実績報告書
  • [文献書誌] 塩見 彰睦,片岡 健二,今井 正治,青山 義弘,佐藤 淳,引地 信之: "ASIP設計用ワークベンチPEAS-IIIのアーキテクチャ入力系の試作" DAシンポジウム'96論文集. 129-134 (1996)

    • 関連する報告書
      1996 実績報告書
  • [文献書誌] N.N.Binh,M.Imai,A.Shiomi and N.Hikichi: "A Hardware/Software Partitioning Algorithm for Designing Pipelined ASIPs with Least Gate Counts" Proc.of the 33rd Design Automation Coference (DAC'96). 527-532 (1996)

    • 関連する報告書
      1996 実績報告書
  • [文献書誌] N.N.Binh,M.Imai,and A.Shiomi: "A New HW/SW Partitioning Algorithm for Synthesizing the Highest Performance Pipelined ASIPs with Multiple Identical FUs" Proc.of the European Design Automation Conference (EURO-DAC'96). 126-131 (1996)

    • 関連する報告書
      1996 実績報告書
  • [文献書誌] N.N.Binh,M.Imai,A.Shiomi and N. Hikichi: "An Instruction Set Optimization Algorithm for Pipelined ASIPs" IEICE Trans.on Fundamentals of Electronics,Commmunications and Computer Sciences. E78-A No.12. 1707-1714 (1995)

    • 関連する報告書
      1995 実績報告書
  • [文献書誌] N.N.Binh,M.Imai,A.Shiomi and N. Hikichi: "A Hardware/Software Codesign Method for Pipelined Instruction Set Processor Using Adaptive Database" Proc.of the Asia South Pacific Design Automation Conference(ASP-DAC'95). 81-86 (1995)

    • 関連する報告書
      1995 実績報告書
  • [文献書誌] N.N.Binh,M.Imai,A.Shiomi and N. Hikichi: "A Hardware/Software Partitioning Algorithm for Pipelined Instruction Set Processor" Proc.of the European Design Automation Conference(EURO-DAC'95). 176-181 (1995)

    • 関連する報告書
      1995 実績報告書
  • [文献書誌] N.N.Binh,M.Imai,A.Shiomi and N. Hikichi: "Optimal Instruction Set Design through Accurate Execution Cycle Estimation of Software Modules" Proc.of the 8th Karuizawa Workshop on Circuits and System. 79-84 (1995)

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      1995 実績報告書
  • [文献書誌] N.N.Binh,M.Imai,A.Shiomi and N. Hikichi: "A Hardware/Software Partitioning Algorithm for Designing Pipelined ASIPs with Least Gate Counts" Proc.of the 33rd Design Automation Conference(DAC'96). (Accepted). (1996)

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      1995 実績報告書
  • [文献書誌] N.N.Binh,M.Imai and A.Shiomi: "Gate Count Optimization Algorithm for Pipelined ASIPs under Execution Cycle and Power Consumption Constraints" Proc.of the 9th Karuizawa Workshop on Circuits and System. (Accepted). (1996)

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      1995 実績報告書

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公開日: 1995-04-01   更新日: 2016-04-21  

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