| 研究課題/領域番号 |
07750405
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| 研究種目 |
奨励研究(A)
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| 配分区分 | 補助金 |
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| 研究分野 |
情報通信工学
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| 研究機関 | 埼玉大学 |
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研究代表者 |
伊藤 和人 埼玉大学, 工学部, 助教授 (30242283)
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| 研究期間 (年度) |
1995
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| 研究課題ステータス |
完了 (1995年度)
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| 配分額 *注記 |
1,100千円 (直接経費: 1,100千円)
1995年度: 1,100千円 (直接経費: 1,100千円)
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| キーワード | ディジタル信号処理 / 並列処理 / シスリックアレー / 高位合成 / アーキテクチャ / 整数線形計画問題 |
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| 研究概要 |
本研究では、アレー型アーキテクチャの並列処理ハードウェアを実用時間内に高位合成する手法の開発を行った。
1.高位合成問題の定式化
まず、現実的なアレー型アーキテクチャの設計条件は(1)同一種類のプロセッサが正方格子状に規則的に整列、(2)プロセッサ間データ通信リンクは物理的隣接プロセッサ間に限定、(3)プロセッサ間のデータ通信にはプロセッサ間距離に比例した時間が必要、であることを明らかにした。次にアレー型アーキテクチャハードウェアの高位合成問題を、プロセッサにおける演算器資源の共有、プロセッサ間の通信時間、プロセッサ間通信リンクの共有を全て考慮して、最適な演算・通信実行開始時刻とプロセッサ、通信リンクの割り当てを求める問題に定式化した。
2.資源制約付き高位合成
アレー型アーキテクチャハードウェアでは、プロセッサ数とその接続形態を仮定しなければプロセッサと通信リンクの割り当てができない。そこで、与えられたアレー型アーキテクチャハードウェアに対して信号処理時間を最短化する資源制約付き高位合成手法を検討した。信号処理アルゴリズムの総演算量とプロセッサ数により制約される繰り返し周期とデータ入出力間遅延時間(レイテンシ)の下限値について全ての資源制約を満足する演算・通信実行開始時刻が存在するか否かを整数線形計画問題(ILP)にて判定し、存在しなければレイテンシあるいは繰り返し周期を増加して再度判定するといった繰り返し手法により最短の繰り返し周期とレイテンシを求めている。
3.改良解法の考案
アレー型アーキテクチャハードウェアの高位合成では、演算・通信実行開始時刻とプロセッサ・通信リンクの割り当てを同時に決定する必要があり、ILPの変数・制約式の数が膨大になり、求解に長大な時間を要する。そこで、演算・通信実行開始時刻とプロセッサの割り当て決定と、その後の通信リンク割り当てというように、高位合成問題を2つの小さな問題に分割することにて、解の最適性を損なうこと無く求解時間を大きく改善する解法を考案した。
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