| 研究概要 |
本研究はMPEG2符号化処理の中でも最も計算量が多い,動き予測機構をVLSIとして実現することを目的としたものである.MPEG2では事実上動きベクトルの範囲の制限が無いため,従来の方法とは全く違った,新しい動き検出のメカニズムをVLSI設計する必要が生じている.そこで,本研究では,MPEG2中でも最も解像度の高いHDTVレベルのMP@HL(Main Profile at High Level)について,クラスタリングによる階層的なブロック探索と,アレイ配列された高速画素処理ノードを利用することによる効率的な動き予測部のアーキテクチャを開発した.さらに,実際にASIC統合設計システムを用いてVLSIとして設計することにより,そのアーキテクチャが小面積,低消費電力である理想的なVLSIとして集積可能であることも確認した.
以下のような手順でMPEG2用高速動き予測機構のVLSI化設計を遂行した.
1.MPEG2高速動き予測機構のアーキテクチャシミュレーション
本研究で提案するアレイ状高速画素処理ノードによる階層化探索手法の有効性を,アーキテクチャシミュレーションにより確認した.
2.MPEG2高速動き予測機構の詳細アーキテクチャ設計
各処理ノードにおける機能をハードウェア記述言語を用いて記述し,詳細アーキテクチャ設計,アーキテクチャレベルの検証を行なった.
3.MPEG2高速動き予測機構のVLSI化設計および設計検証
ASIC統合設計システムを用いてノードをアレイ状に配置しVLSI化として集積した.本動き予測機構が予想どおりに高速な動きベクトルの検出を行なえることを確認した.この結果,MP@HLのリアルタイム処理に向けての展望が開けた.
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