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これまで、CMOS-ICに適したスイッチトキャパシタ型の電荷平衡ADCを高速化する多段電荷平衡A-D変換方式を提案し、その構成について研究した。本研究では、多段電荷平衡ADCにおいて問題となる容量ミスマッチ、アナログスイッチのクロックフィードスルー、演算増幅器のオフセット電圧等の影響を抑制するため、これらの誤差を変換前に誤差データとして求め、変換後のデータにディジタル演算を施すことにより高精度化を図る方法を提案し、検討した。本研究で提案した高精度化方法の特色は、変換と同様の動作を行って誤差データを求めることで校正の演算を簡単にすることであり、また、個々の誤差に対して個別に誤差補正を行うのではなく、上位変換器の残差出力に全ての誤差要因の影響が現れる点に着目して、誤差を総合的に補正している点である。
提案したディジタル校正方式の有効性を検討するため、個別部品による回路を試作し、上位4ビット、下位5ビット、校正データ10ビット、容量ミスマッチ10〔%〕等の条件で実験を行った。その結果、変換精度が±3LSBから±1/2LSBに改善され、校正データの分解能に応じて変換精度が改善されることを確認した。また、誤差データを求める際に、容量ミスマッチの極性によって上位変換器の残差出力がオーバレンジになってしまう問題についても、変換と校正アルゴリズムの改良によって対処する方法を提案した。さらに、寄生容量の影響を抑制する方法として、バイポーラ変換可能な変換方法とそれに対応したディジタル校正方法を提案し、試作実験およびシミュレーションによりその有効性を示した。
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