| 研究概要 |
計算機の性能を飛躍的に向上させることを目指した超並列計算機の要素プロセッサとして、(a)「耐ネットワーク遅延」と(b)「プロセッサーメモリ間少量データ通信」は2大要件と考えられる。VLIWをプロセッサ内で動的に再構成することにより両要件を満たす要素プロセッサ「V++」では、命令を再構成する方式として、規定型再構成と適応型再構成という2種類の方式を採用している。本研究では,規定型再構成を活用した分岐予測方式と,適応型再構成を活用した登記的実行方式を示すとともに,それらを含めた2つの再構成方式に関して,シミュレーションを行い,その結果に基づいて,アーキテクチャの詳細な定義,及び,スケジューリング方式に原理を確立した.結果をまとめると次の通りである.
1)規定型再構成を用いることにより,ソフトウェアパイプラインニングと同等の実行サイクルで,かつ少ない数の命令数からなるプログラムで実現可能である.
2)規定型再構成を活用することにより,分岐予測アドレスを早期に生成でき,分岐予測ペナルティを削減することが可能である.
3)投機的実行における同期機構の状態の復元方法を比較した結果,初期化による方法がハードウェア量が小さく,保存による方法と同等の性能を引き出すことが可能であることが示された.
4)コードを基本ブロック中の後方に置くスケジューリング方式を採用することにより,性能のよいコードが生成可能である.
5)プログラムによってはキャッシュ率が25%程度でV++はVLIWより10%から20%の性能向上が見られる.
6)V++上のアプリケーションとして,多数の仮想的な生物間でコミュニケーションが創発するモデルをシミュレーションすることを検討し,きわめて自然なインプリメントが可能であることを検証した.
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