| 研究概要 |
平成6年度までの研究成果に基づき,最高速度600GFLOPSを目標に超並列計算機のハードウエア及びソフトウエアの開発を行い、1024PU(Processing Unit)構成のCP-PACSを3月中に組立、設置し、稼働を開始する予定である.これと共に,物理学計算のプログラム開発を行った。
以下に詳細を述べる。
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1)パイロットモデルの問題点の整理
既に設置稼働しているパイロットモデル(PILOT-1)上で種々のプログラムを実行し,問題点を整理した.
2)CP-PACSの実装、データ転送、運用等の検討
1024PU構成の場合,及び,2048PU構成に拡張した場合のCP-PACSの実装構造,設置面積,消費電力,発熱量について検討した.現在の計算機室に,2048PU構成のCP-PACSが設置可能であることを確認した.
・リモートDMA転送のインタフェース
PU間のデータ転送を高速に行うためのリモートDMA転送機構を,Fortran及びC言語から呼び出して使用するための手続きの仕様について詳細を検討した.CP-PACSが持つ分散ディスクの入出力能力について検討した.ディスク制御の改良により,典型的なQCD計算において,分散ディスク入出力に要する時間は悪目に見積もっても全体の実行時間の20%弱程度となる見込みである.
・CP-PACS外部入出力
CP-PACSの分散ディスクとフロント計算機システムの外部補助記憶装置との間の,HIPPIチャネルを介した入出力に関して検討した.その結果,当初目標としていた50MB/secのスループットを確保できる見通しがついた.
・CP-PACSの運用
CP-PACSの運用について,ジョブのクラスと投入方法,ユーザファイルの運用方法,セキュリティを中心に検討し,一応の成案を得た.
・パフォーマンスモニタ
CP-PACSの稼働状況をリアルタイムでワークステーションに表示するパフォーマンスモニタについて検討した.
3)デバッグ用試作機を用いた性能評価
CP-PACSの試作機などを用いて,QCD計算の主要部の性能予備検討を行った.これまで予想していた性能とほぼ同じ性能を達成できることがわかった.
4)CP-PACS開発の進行状況
・ハードウェア関係
擬似ベクトル処理機構を持ったプロセッサ用VLSIチップおよび,周辺の関連したVLSIチップと一緒に実装したセラミックモジュール,これらを搭載するボード,筺体,電源などの実装設計の製造,テストが終了した.小規模構成(16PU+8IOU)のPILOT-2(仮設置)が2月17日より試用されている.また,CP-PACS本体(1024PU+64IOU)も2月下旬に設置,順次システムの確認が行なわれる予定である.
・ソフトウェア関係
言語処理系,OSカーネル,ネットワーク通信用ライブラリの設計開発が進行中である.CP-PACSの持つ処理能力を引き出すために必要不可欠な,擬似ベクトルの処理機構を持ったプロセッサ用の最適化コンパイラ,リモートDMA転送を実現するライブラリ,分散ディスクおよび外部補助記憶装置の入出力制御,の開発はほぼ終了しており,これらは稼働予定のCP-PACSに実装される予定である.これと平行し物理学計算のプログラムの開発を行っている.
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