| 研究概要 |
VLSIの自動レイアウト設計において発生する超大規模組合せ最適化問題に対して,有効な解法を検討する.研究目的は下記である.
(1) 発見的手法ではなく,理論的に最適性を保証さた最適手法を適用できるよう問題を定式化する,
(2) 複雑な組合せ最適化問題を解くために,問題を目標計画問題として定式化する,
(3) 処理時間の削減に対しては並列処理を適用する.
(1)(2)に対しては,初期配置,配置改善,概略配線,及び詳細配線,の各技術開発において,問題を線形計画問題,又は非線形計画問題として定式化した.これは,相反する電気的特性最適化と面積最適化を同時に行う問題を目標計画問題として定式化したためである.この問題を解くために,ランダマイズドアルゴリズムを導入して実験評価した結果,従来より時間がかかるがより質の高い解を得る見通しが得られた.
処理時間を削減するために,配置配線を行うための領域と配置配線データを分割し,問題規模を縮小して解を生成し,最終的に得られた解を結合する「領域分割型並列処理」を導入した.(3)に対して,並列処理プラットフォームを構築するためにVoyagerを選定し,実験評価した.その結果,必要とする並列処理プラットフォームを構築できる可能性が高いと判断した.
研究実施計画と比較した場合の大きな違いは,全体の処理プログラムを結合してシステムに纏められていないことにある.しかし,個々の処理毎にはベンチマークデータの入出力を独自に開発したり(配線処理では配置処理が完成しないとデータが来ない),人手配置を行うなどにより単独の評価は行ってきた.その意味では,各技術とも3年間にわたって様々な実験と評価を行い,技術を確立してきた.今後集中的にシステム化を行い,高性能を目指すよりもまず全体の処理を結合してベンチマークデータを実行できる状態にする予定である.
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